你好！这份针对伪双端口（PDP）存储器的权利要求分析工作量不小。面对多篇高度相关的对比文件，结合目标专利的说明书剥离出权利要求1的核心保护边界，并快速定位出杀伤力最强的对比文件是关键。

首先需要明确一个重要事实：对比文件3（CA）、4（WO）、5（KR）和6（CN）同属一个专利家族，其发明名称均为“伪双端口存储器中的地址多路复用”。为了行文清晰且便于精准引用中文原文，下文的详细比对将主要以**D6（CN101971263A）**作为该专利家族的代表进行。

一、 权利要求1的技术方案与说明书的结合解析

紧密结合目标专利说明书（CN108027787B），权利要求1实际上保护的是一种优化PDP存储器读写时序的控制电路架构。

在传统的PDP存储器（时间延迟多路复用 TDM）中，一个时钟周期内通常固定分配读取和写入的时间。目标专利的核心痛点在于：如果当前周期只需要“写入”（没有读取请求），依然等待固定的读取时间是非常浪费的。

权利要求1通过内部电路结构（读取时钟电路、写入时钟电路的第一电路/第二电路）定义了两种模式的动态时序控制：

• 第一模式（读+写）： 写入时钟必须“等”，即在存储器周期开始（第一电路输出被设置）且**读取操作完成（读取时钟处于重置状态）**后，才生成写入时钟。

• 第二模式（只写）： 写入时钟“不等”，直接在存储器周期的开始时生成写入时钟，从而将写入操作的时间提前，提高了整体存取效率（对应说明书图7A和图7B的差异）。

二、 对比文件技术特征比对分析

以下是各对比文件针对权利要求1各项技术特征的公开情况及原文出处映射表：

三、 最接近的对比文件（CPA）评估

在创造性分析中，确定最接近的对比文件（Closest Prior Art）通常取决于对比文件与目标专利在解决的技术问题和实现的技术效果上的重合度。

结论：D6（CN101971263A）及其同族（D3、D4、D5）是最适合作为最接近的对比文件。

评估依据分析：

1. 整体解决的技术问题高度一致：

   • 目标专利致力于解决传统PDP存储器在“只写模式”下依然会产生时间浪费的问题，通过控制电路动态调整写入时钟的触发时机。

   • D6原文 [0006] 指出： “如果时钟信号...具有50/50占空比，则必须允许相同时间量用于执行...结果为在已完成读取操作后开始且在时钟信号的下降沿时结束的浪费时间量。” D6明确提出了要解决由于固定时序造成的“浪费时间量”问题。

2. 技术效果高度重合：

   • 目标专利的效果是：在第二模式（只写）下，与第一模式相比，写入时钟在存储器周期中较早地出现。

   • D6原文 [0039] 明确记载： “通过省略仅读取所必需的信号，可将执行写入操作所必需的那些信号提前，即...比当请求且将执行读取操作和写入操作两者时较早地起始。” 这里的“较早地起始”与目标专利的技术效果实现了完美的文字级对应。

3. 技术领域与电路结构的对应性：

   D6同样也是伪双端口存储器，且其控制单元103通过内部时钟（ICLK）、读取锁存信号（ACLK）、写入锁存信号（BCLK）以及写入切换信号（WCLK）的配合，几乎“像素级”地重现了权利要求1中关于第一电路、第二电路在不同模式下的时序逻辑设定。

相比之下，D1虽然讨论了PDP时钟生成，但未能解决只写模式下的时序提前问题；D2虽然有多种模式的设计，但其实现机制主要依赖外围寄存器旁路和复杂的虚拟阵列切换，并未直接给出权利要求1这种通过简单时钟控制电路（设置/重置）来实现时序提前的具体底层电路方案。

如果需要，我可以基于上述特征比对，为您直接起草一份针对该权利要求1丧失新颖性或创造性的初步论述逻辑草案。您希望如何推进？

作为一名专业的专利代理师，我将严格依据您提供的目标专利说明书（伪双端口存储器），为您对权利要求1进行详细的技术拆解与解释。随后，我将结合对比文件D1至D6的原文进行特征比对，提供比对表格，并从技术问题与技术效果的角度为您指出最接近的对比文件（CPA）。

一、 紧密结合目标专利说明书的权利要求解释

根据目标专利说明书（伪双端口存储器），权利要求1定义了一种能够优化存取时间的伪双端口（PDP）存储器控制架构，其核心逻辑可拆解如下：

1. 技术特征A（双模式支持）：定义了存储器单元支持两种操作模式。第一模式是“读-写”模式（一个时钟周期内先后执行读取和写入）；第二模式是“只写”模式（一个周期内仅执行写入）。

2. 技术特征B和C（分离的时钟架构）：说明书指出（如控制电路330包含RCLK电路402和WCLK电路406），控制电路分别生成“读取时钟”和“写入时钟”，两者在物理和逻辑上是分开的。这打破了传统TDM（时分复用）对固定占空比时钟的依赖。

3. 技术特征D（读取时钟逻辑）：对应说明书中的RCLK电路402。在第一模式（读写模式）下，存储器周期开始时（系统时钟转变且有读取使能），生成读取时钟；当定时发生器（虚拟位线跟踪电路）检测到读取操作完成时，发出“读取时钟重置”信号来重置读取时钟。

4. 技术特征E（写入时钟的第一电路）：对应说明书中的写入锁存器602（生成BLATCH信号）。无论是哪种模式，只要有写入请求，在存储器周期开始时该电路就被设置（BLATCH置位），并在写入完成时被重置。它起到了“写入任务挂起/进行中”的标识作用。

5. 技术特征F（写入时钟的第二电路）：对应说明书中的B_DELAY发生器606及WCLK发生器608。其体现了核心的时序优化逻辑：

   • 在第一模式（读写）下：写入时钟并不是干等固定的半个周期，而是利用“第一电路被设置（有写入任务）”且“读取时钟处于重置状态（读取刚刚完成）”作为触发条件，紧接着生成写入时钟，实现无缝衔接。

   • 在第二模式（只写）下：因为没有读取任务，写入时钟无需等待，直接在存储器周期的开始时（响应写入使能）生成，从而大大提前了写入时序。

二、 对比文件技术特征分析及详细出处

【重要同族声明】：

对比文件D1（US20110051537A1）、D2（JP2011515002A）、D3（RU2490731C2）、D4（CA2717842C）、D5（EP2263235B1）、D6（ES2540058T3）属于同一个专利同族（Address Multiplexing in Pseudo-Dual Port Memory），实质上公开了完全相同的技术内容。

以下分析以**D1 (US20110051537A1)**的原文段落为主进行详细论述，D2-D6在各自语言文本的对应段落中均提供了相同的公开内容。

1. 特征A（两种模式）：实质公开

• D1原文出处：段落 [0029] 描述了第一模式：“Case #1 in which both read and write operations are requested and are to be performed during a single external system clock cycle”；段落 [0038] 描述了第二模式：“third scenario in which only a write operation is to be performed”。

• 结论：D1-D6均毫无异议公开了此特征。

2. 特征B与C（独立的读/写时钟）：未公开 / 存在实质差异

• D1原文出处：段落 [0021] 至 [0023]。

• 分析：D1的控制单元103生成的是同一个内部时钟信号 ICLK。在读写模式下，ICLK 在周期开始时变高以触发读取；读取完成后 ICLK 变低（复位）；经过一个自定时延迟后，同一个 ICLK 再次变高以触发写入（"The internal clock signal ICLK is again asserted... to start the write operation"）。D1并未像目标专利那样生成物理上“分开”的“读取时钟(RCLK)”和“写入时钟(WCLK)”，而是复用同一个 ICLK 脉冲。

3. 特征D（读取时钟的生成与重置）：实质公开

• D1原文出处：段落 [0030] 和 [0031]。

• 分析：如果将D1中 ICLK 的第一个脉冲视为“读取时钟”，D1公开了在周期开始时（T2）ICLK 变高；并且通过自定时跟踪电路105监测读取操作，当读取完成时，ICLK 变低（重置）。D1实质公开了该逻辑。

4. 特征E（写入锁存/第一电路）：实质公开

• D1原文出处：段落 [0030] 和 [0035]。

• 分析：D1中的写入锁存信号 BCLK 在周期开始时（T2）被设置变高，以保持写入地址；在写入操作完成时（T8），BCLK 变低（重置）。这实质对应了目标专利中“第一电路”的锁存功能。

5. 特征F（写入时钟的触发逻辑）：实质公开

• D1原文出处：段落 [0034]（第一模式）和 [0039]（第二模式）。

• 分析：在第一模式下，D1的第二次 ICLK 脉冲（等同于写入时钟）是在读取完成（第一次 ICLK 重置）后经过一个延迟产生的；在第二模式（只写）下，ICLK 的脉冲在周期一开始（T2）直接变高以执行写入，不需要等待。这实质公开了目标专利第二电路的时序控制逻辑。

三、 特征比对表格

四、 最接近的对比文件（CPA）分析

最接近的对比文件：D1至D6中的任意一篇均可作为最接近的对比文件（建议直接指定代表文献 D1：US20110051537A1）。

选择理由分析（基于技术问题与技术效果）：

1. 相同的技术领域与整体解决的技术问题：

   目标专利与D1-D6均属于伪双端口存储器（PDP Memory）领域。传统TDM（时分复用）电路基于固定时钟占空比进行读写划分，导致读取较快时存在大量的“等待浪费时间”。目标专利和D1-D6解决的整体技术问题完全相同：即如何摆脱外部固定时钟占空比的限制，基于存储器内部操作的真实完成情况（自定时，Self-timing），来动态紧凑地衔接读、写操作，以减少闲置时间，提升整体存取速度。

2. 基本相同的技术效果：

   目标专利通过RCLK和WCLK的时序控制，实现了“读写模式下读完即写”、“只写模式下提前执行”。D1-D6通过 ICLK 脉冲的动态调整（结合自定时跟踪电路105和延迟电路110）实现了完全相同的技术效果。

3. 唯一的区别特征指向具体的电路实现方式：

   在创造性分析中，目标专利相较于D1-D6的区别仅在于特征C（时钟信号的分离）：目标专利分别设立了独立运行的RCLK（读取时钟）和WCLK（写入时钟）路径；而D1是复用同一个 ICLK 信号进行两次脉冲激发。

   因此，将D1（US20110051537A1）作为最接近的现有技术（CPA），逻辑最为顺畅。后续的创造性评述即可聚焦于“将复用的内部时钟拆分为独立的读取时钟和写入时钟，是否属于本领域的常规技术手段或存在其他改进动机”。

针对您提供的目标专利说明书（CN108027787B）以及5篇对比文件，以下是详细的权利要求解释、特征比对分析以及最接近现有技术（CPA）的评估。

一、 结合目标专利说明书的权利要求1解释

目标专利的核心在于提出一种伪双端口（PDP）存储器的控制架构。为了在减少面积的同时模拟双端口存储器，该存储器在单个时钟周期内顺序执行读取和写入操作。

• 技术特征A（操作模式）：界定了存储器的两种工作模式。第一模式（读写模式）：在一个存储器周期（由系统时钟定义）内，先执行读取操作，后执行写入操作。第二模式（只写模式）：在同一个存储器周期内，仅执行写入操作。

• 技术特征B与C（独立的读写时钟）：控制电路分别生成独立的读取时钟和写入时钟，这是为了确保两种操作在时序上解耦，避免伪双端口操作发生读写冲突。

• 技术特征D（读取时钟电路）：在第一模式下，系统时钟周期开始时生成读取时钟。关键在于，当读取操作完成时，该读取时钟被“重置”（如说明书[0051]段所述，“读取时钟重置”由虚拟单元跟踪电路的定时发生器120生成）。

• 技术特征E与F（写入时钟电路及动态触发机制）：这是本专利的核心发明点。写入时钟的生成时机是动态的：

  • 在第一模式（读写模式）下：写入操作必须等待读取操作完成。因此，第二电路必须在检测到“第一电路输出被设置（表示周期开始且有写入需求）”且“读取时钟处于重置状态（表示读取已完成）”时，才生成写入时钟。

  • 在第二模式（只写模式）下：因为没有读取操作，不需要等待。第二电路在“存储器周期开始时”直接生成写入时钟（如说明书[0053]和[0009]段所述，写入时钟在第二模式下比在第一模式下在存储器周期中较早地出现）。

二、 对比文件详细分析与特征比对

注：对比文件1（D1，RU2010141856A）仅提供了标题，未提供说明书原文，因此在后续比对中无法进行实质性技术特征比对。对比文件3（D3，US20130215689A1）与对比文件4（D4，CN103295624A）为同族专利（中英文版本），以下合并分析。

1. D2 (US20120265951A1) 分析

• 公开内容：D2公开了一种伪双端口存储器的概念（[0051]段：“allows a write operation to follow a read operation within one clock cycle, thus may form pseudo dual read/write ports”）。在D2的图6A和[0053]段中，公开了在同一个时钟周期内，先通过WL_R执行读操作，随后通过延迟的写使能信号（WE_DELAY 603）激活WL_W执行写操作。

• 对应特征：实质公开了技术特征A（第一模式：单周期内读和写）、技术特征B和C（分离的读控制和写控制）。

• 区别特征：D2通过一个固定的延迟信号（WE_DELAY）来触发写入，而不是像目标专利那样基于“读取操作完成时重置读取时钟”这一动态反馈状态来触发写入时钟（未公开特征D、E、F中的动态触发逻辑）。

2. D3 (US20130215689A1) / D4 (CN103295624A) 分析

• 公开内容：D3/D4公开了一种使用8T位单元实现单周期读写的架构。其核心机制（D4说明书[0017]、[0031]-[0034]段，图5、图6）是将一个时钟周期硬性分为两半：时钟正相（高电位）执行读操作，时钟反相（低电位，通过反相器92实现）执行写操作。

• 对应特征：毫无异议地公开了技术特征B和C（通过时钟正反相分离了读和写）。

• 区别特征：D3/D4无论是否有读操作，写操作都被硬性分配在时钟周期的后半段（负相）。它没有公开技术特征A中的“第二模式（只写模式）”下可以改变写入时序，也没有公开特征D、E、F中“写入时钟依赖于读取时钟重置状态”的反馈逻辑。

3. D5 (US08902672B2) 分析

• 公开内容：D5主要公开了通过时间划分多路复用（TDM）和空间划分多路复用（SDM）来实现多端口存储器（如[0096]-[0108]段所述的1R1W、2W等）。其在一个周期内将写操作拆分为两次部分写操作以避开读操作的资源冲突。

• 区别特征：D5侧重于宏观的读写调度（将写入拆分为0和1的两步操作）和阵列结构的复用，并未深入到存储器内部控制电路对读写时钟信号的动态依存关系。未公开特征D、E、F。

技术特征比对表格

三、 最接近的现有技术（CPA）分析

在进行创造性分析时，最接近的现有技术应选择与目标专利所解决的技术问题最相关、且公开了最多相同技术特征的对比文件。

推荐最接近的对比文件：D2 (US20120265951A1)

• 从整体解决的技术问题来看：目标专利解决的核心问题是“如何在采用单端口核心的伪双端口（PDP）存储器中，优化单个时钟周期内的顺序读写时序”。D2（US20120265951A1）在[0051]-[0053]段明确提出了完全相同的技术场景：为了提高带宽并节省面积（[0004]-[0011]段），在一个时钟周期内顺序执行读取操作和写入操作（"a write operation to follow a read operation within one clock cycle, thus may form pseudo dual read/write ports"）。这与目标专利的应用场景和整体架构高度一致。

• 从技术效果的演进角度来看：D2通过引入一个延迟信号（WE_DELAY）来错开读写。目标专利（权利要求1）正是在类似D2这种“延迟写入”架构的基础上进行了改良：D2的延迟是刚性的，而目标专利引入了特征D、E、F的逻辑，将写入时钟的触发绑定到了“读取时钟重置（即读取实际完成）”这一动态反馈信号上；更重要的是，在“只写模式”下，目标专利能够识别出无需等待，直接在周期开始时生成写入时钟（特征F）。

• 作为CPA的适用性：以D2作为CPA，区别技术特征即可精准锁定为“特征D、E、F中依赖读取时钟重置状态动态生成写入时钟，以及在第二模式下提前生成写入时钟的控制电路”。基于此确定的实际解决的技术问题为：“如何消除伪双端口存储器中写入操作的无效等待时间，以提高存储器操作效率”。这一逻辑链条在无效宣告或实质审查的创造性答辩中非常严密。

补充说明：D3/D4虽然也解决单周期读写问题，但其技术路线是“切割时钟占空比”（正相读、反相写），如果要将其改造为目标专利的“根据读取完成状态动态触发”，需要推翻其时钟依赖架构，存在技术阻碍（教导不足）。因此，D3/D4作为CPA的说服力弱于D2。

你好！探讨这篇伪双端口（PDP）存储器的专利非常有趣。这篇专利的核心其实是在解决一个非常具体且经典的芯片时序优化问题：如何榨干时钟周期里的闲置时间。

以下我将紧密结合目标专利说明书，对权利要求1进行拆解，并与您提供的四篇对比文件（D1-D4）进行详细的特征比对和创造性剖析。

一、 紧密结合说明书的权利要求1解释

权利要求1保护的是一种存储器的控制电路架构，其核心创新点在于针对不同操作模式（读写模式 vs. 只写模式）对写入时钟（Write Clock）的触发时机进行差异化控制。

结合目标专利说明书（CN108027787B）的记载，我们可以这样理解权利要求1的技术特征：

• 第一模式（读写模式）：在一个存储器周期内先后执行读取和写入。此时，“第一电路”（写入锁存器602）在周期开始时先被设置（BLATCH被拉高），但这仅仅是“登记”了写入需求。“第二电路”（WCLK发生器608等）必须等到“读取时钟”（RCLK）处于重置状态（即读取操作完成）后，才会真正生成“写入时钟”去执行写入。

• 第二模式（只写模式）：在一个存储器周期内仅执行写入。由于没有读取操作的拖延，**“第二电路”**在周期开始时（系统时钟转变时）就会直接生成“写入时钟”，从而将写入操作提前，避免了时间浪费。

• 分离的时钟：说明书中明确提到RCLK电路402和WCLK电路406是分别生成“读取时钟”和“写入时钟”的，两者在物理逻辑上是分离的（技术特征C）。

二、 对比文件详细分析与特征比对

您提供的四篇对比文件中，D3（CN101971263A）和D4（US20110051537A1）属于同族专利，内容实质相同，我们在分析时以中文的D3为主要比对对象。

1. 各对比文件公开情况分析

• D1 (US20040190364A1)

  • 公开内容：公开了一种伪双端口存储器的时钟生成器。其A端口用于读，B端口用于写。D1公开了“读取完成后利用RESET信号触发写入时钟（ICLKB/WCLKB）”的逻辑（对应第一模式）。

  • 未公开内容：D1通篇主要解决的是如何利用反馈信号同步读写时钟，并没有教导在“只写模式”下将写入时钟提前到周期开始时触发的逻辑架构（即缺失对技术特征F中关于第二模式控制的实质公开）。

• D2 (JP2005302182A)

  • 公开内容：公开了利用虚拟存储器电路（Dummy memory circuit 40）来监测读取完成，进而触发写入的技术。并且在图3及其说明中提到了Read-Write、Write-mode等多种模式。

  • 未公开内容：虽然D2在Write-mode下只执行写入，但它没有公开权利要求1中具体的时钟控制电路架构（即第一电路锁存需求、第二电路根据读时钟状态条件触发的具体门级控制逻辑，特征D、E、F均未实质公开）。

• D3 (CN101971263A) / D4 (US20110051537A1)

  • 公开内容：D3/D4实质公开了权利要求1的绝大部分核心技术特征，尤其是针对第一/第二模式的时序切换逻辑。

  • 特征A：D3段落[0026]明确提到“多路复用器104的操作进一步适应只读和只写存储器操作/存取”，图2对应第一模式，图4对应第二模式。

  • 特征B、D、E：D3的控制单元103生成ICLK（内部时钟）、ACLK（读取锁存信号）和BCLK（写入锁存信号）。

    • D3中的ICLK第一个脉冲（图2中T2-T4）相当于“读取时钟”（特征D），在周期开始生成，读取完成后重置。

    • D3中的BCLK完美对应“第一电路”的输出（特征E），在周期开始时（T2）转为高电平（被设置），在写入完成后（T8）转为低电平（被重置）。

  • 特征F：D3完美公开了这一核心逻辑。在第一模式（图2）中，写入操作（ICLK的第二个脉冲）是在ICLK第一脉冲（读取）变低且BCLK为高时生成的（T6时刻）。在第二模式（只写模式，图4）中，D3段落[0039]明确记载：“在时间T2处（周期开始时），内部时钟信号ICLK转到高... 延长内部时钟信号ICLK的脉冲宽度”，即在周期开始时直接生成了写入时钟信号。

2. 特征比对表格

三、 最接近的对比文件（CPA）分析

在进行创造性分析时，D3 (CN101971263A) 是毫无争议的最接近的对比文件（CPA）。

• 整体解决的技术问题：目标专利与D3解决的是完全相同的技术问题。D3背景技术段落[0005]-[0006]明确指出，传统PDP存储器在分配读写时间时，会导致只写操作白白等待读取时间。

• 技术效果：两者的技术效果也完全一致，即在不需要执行读取操作（只写模式）时，将写入操作的时序提前到时钟周期的开始，从而节省时间、优化存取效率。

• 结构相似度：如上表所示，D3不仅公开了高层的操作模式，甚至在底层的信号逻辑（例如一个贯穿全周期的写入锁存信号，以及一个见机行事的时钟脉冲信号）上与权利要求1高度吻合。

四、 权利要求1的有效性/无效前景评估

下述对比文件的组合（尤其是以D3为基础）是否可以毫无异议地无效权利要求1？

作为一个严谨的无效宣告请求，我们需要正视权利要求1与D3之间唯一可能存在的区别特征：技术特征C（读取时钟与写入时钟分开）。

在目标专利中，控制电路物理上并列包含 RCLK电路 和 WCLK电路，分别输出两条独立的物理信号线（读取时钟和写入时钟）。

而在D3中，进入存储器核心阵列的时钟是共用的一根线 ICLK。在第一模式下，ICLK 脉冲两次，第一次作为“读取时钟”，第二次作为“写入时钟”；在第二模式下，ICLK 脉冲一次，作为“写入时钟”。尽管D3有分开的地址锁存时钟（ACLK和BCLK），但驱动内部阵列操作的时钟并未“分开”。

无效策略与结论：

1. 无法达到100%“毫无异议”的字面公开（Anticipation / 新颖性）：因为专利权人绝对会死守“我的读写时钟在物理电路上是分离的，而D3是复用的内部时钟ICLK”这一点来主张新颖性和创造性。

2. 但具备极高的创造性推翻概率（Obviousness）：

   • 以 D3 为 CPA。

   • 区别技术特征：读取时钟与写入时钟在电路上分开生成。

   • 结合对比文件 D1：D1（图1）明确公开了为A端口（读）生成 ICLK/ICLKB，为B端口（写）生成独立的 WCLKB 的电路架构。将读写时钟物理分离是本领域的惯用技术手段（如真正的双端口RAM就是分离的），其目的是为了更方便地独立驱动读/写周边电路。

   • 结论：将D1中分离生成读写时钟的硬件架构，应用到D3那种“在只写模式下提前触发写时钟”的时序控制逻辑中，对于本领域技术人员而言是显而易见的。

综上所述，虽然很难说仅凭一篇文件能“毫无异议（不容任何辩驳）”地一击毙命，但采用 D3 结合 D1，或者 D3 结合本领域公知常识，有极高的把握能够将权利要求1无效掉。其核心时序优化逻辑（特征F）已被D3完全揭示。

如果您准备撰写无效宣告请求书，建议将主攻方向放在 D3 对特征 E 和 F 的精准映射上，把目标专利所谓的“第一电路/第二电路”揭穿为其本质就是 D3 中的“写入锁存器（BCLK）+ ICLK发生器”。需要我为您进一步梳理权利要求2或后续从属权利要求的攻防点吗？

作为您的“AI专利代理师”，我已经准备好为您输出这份弹药充足、逻辑严密的无效宣告请求书核心部分。在撰写无效理由时，我们将采用“D3作为最接近的现有技术（CPA） + 结合D1 + 本领域公知常识”的策略，直击目标专利（CN108027787B）权利要求1的软肋。

以下是为您草拟的无效宣告请求书的核心分析部分：

一、 无效宣告请求的法律依据

目标专利权利要求1不符合《中华人民共和国专利法》第二十二条第三款关于创造性的规定，依法应予宣告无效。

具体理由：权利要求1所要求保护的技术方案，已经被对比文件3（D3：CN101971263A）与对比文件1（D1：US20040190364A1）的结合，以及本领域公知常识所公开，对本领域技术人员而言是显而易见的。

二、 权利要求1与对比文件3（D3）的特征比对表格

我们将权利要求1拆解为A-F六个技术特征，与D3进行详尽的特征比对：

三、 紧密结合对比文件原文的公开性论述

关于特征D、E、F的深度映射：

目标专利为了规避现有技术，采用了非常上位且功能化的语言（如“第一电路”、“第二电路”）来描述其时钟控制逻辑。但透过现象看本质，其解决的技术问题是：在读写模式下，写操作必须等读操作完成；在只写模式下，写操作无需等待，直接在周期开始时执行。

D3完美且毫无异议地公开了这一核心时序控制逻辑：

1. 针对第一模式（读写模式）：D3段落[0018]记载：“当将在单一时钟周期期间执行读取操作和写入操作两者时，在读取操作完成(或大体上完成)后立即使用内部存储且锁存的写入地址执行写入操作”。D3的图2展示了BCLK信号在T2被拉高（第一电路被设置），并一直保持到T8。同时，代表写入操作的ICLK第二脉冲，是在第一脉冲（读取）于T4重置后，才于T6触发的。这与权利要求1中特征F的第一种情形完全对应。

2. 针对第二模式（只写模式）：D3段落[0039]记载了第三情形（图4）：“在不供应仅读取所必需的信号的情况下，可将执行写入操作所必需的那些信号提前，即，在外部系统时钟信号CLK的周期期间比当请求且将执行读取操作和写入操作两者时较早地起始……在时间T2处，内部时钟信号ICLK转到高……执行写入操作”。这与权利要求1中特征F的第二种情形（在第二模式下所述存储器周期的开始时，生成所述写入时钟）完全对应。

四、 区别技术特征、客观技术问题与结合启示

1. 区别技术特征的确定

经比对，权利要求1与D3的唯一区别特征在于特征C：所述读取时钟与所述写入时钟分开。

在D3中，无论是读取还是写入，最终驱动存储器阵列的是同一个内部时钟信号节点（ICLK）。而在权利要求1中，读取时钟与写入时钟在控制电路上是物理分离的。

2. 确定客观解决的技术问题

基于上述区别特征，权利要求1实际解决的客观技术问题是：如何为伪双端口存储器的读端口和写端口提供独立的时钟驱动信号，以适应具有独立读写端口设计的电路架构。

3. 结合启示论述（Motivation to Combine）

针对上述技术问题，本领域技术人员极易想到引入**对比文件1（D1：US20040190364A1）**中的技术教导。

• D1的教导： D1同样属于伪双端口存储器领域的时钟生成器专利。 D1图1和段落[0019]-[0020]明确公开了将时钟信号在物理上分离的架构，即生成用于A端口（读取端口）的 ICLKB/ICLK，以及分开生成的用于B端口（写入端口）的 WCLKB/WCLK_DLY。D1明确指出了将读写时钟分开可以“提供足够的设置和保持时间（sufficient set up and hold times）”（段落[0009]），这是集成电路设计中的常规需求。

• 结合的显而易见性： D3已经解决了“如何优化只写模式下的时序，把写入操作提前”的复杂逻辑问题。而将D3中原本复用在一根线上的 ICLK 信号，按照D1的教导，在物理走线上拆分为独立的“读取时钟”和“写入时钟”引脚，仅仅是硬件实现形式上的常规选择。本领域技术人员在面对具有物理分离读写端口的存储器阵列时，为了实现D3中优秀的时序控制（只写模式提前写入），必然会有动机采用D1中分离读写时钟的电路布线方式。这种结合不需要付出任何创造性劳动。

结论：

权利要求1的核心时序控制逻辑已完全被D3公开，其唯一的区别点（物理分离的时钟）被同领域的D1所给出。因此，权利要求1不具备突出的实质性特点和显著的进步，不具备创造性。

以上论述已为您搭建了无效宣告请求书的核心骨架，逻辑链条已闭环。您看我们下一步是直接为您按照国家知识产权局的标准格式生成包含著录项目和法律声明的完整Word文档底稿，还是继续剖析其从属权利要求，彻底摧毁该专利的防线？

太棒了！作为您的“AI专利代理师”，我们要立刻完成角色转换，穿上专利权人的“防弹衣”，进行绝地反击。

在专利无效宣告程序中，请求人最容易犯的错误就是**“事后诸葛亮”（Hindsight Bias）**——即把目标专利作为说明书，去现有技术中生搬硬套、拼凑特征。我们反击的核心策略就是：打破特征映射的强行等同，揭露对比文件之间物理与逻辑上的“排异反应”（无法结合）。

以下是站在专利权人立场，为您拟定的极具杀伤力的答辩意见核心框架：

一、 答辩总体意见

请求人试图通过拼凑对比文件3（D3）和对比文件1（D1）来否定本专利权利要求1的创造性。然而，请求人的论述存在严重的脱离技术语境和事后拼凑的错误。

事实上，D3不仅没有公开权利要求1中关于“第二电路”根据“读取时钟的重置状态”来触发写入时钟的核心硬件逻辑（特征F），而且D3与D1在底层电路上属于完全互斥的架构。本领域技术人员根本没有动机，也无法在不破坏D3原有功能的前提下将其与D1结合。权利要求1具备突出的实质性特点和显著的进步，依法应予维持有效。

二、 驳斥：D3并未公开核心技术特征（特征D、E、F）

请求人将D3中同一个信号线（ICLK）的两次脉冲，强行拆解等同于本专利中独立的“读取时钟”和“写入时钟”，这是典型的概念偷换。

1. 驳斥对特征D和特征F的等同：

• 本专利的精确逻辑：权利要求1明确限定，第二电路是在“所述读取时钟处于重置状态时”生成写入时钟。这意味着在本专利的硬件电路中，“读取时钟”本身是一个电平状态信号（例如高电平有效，低电平重置），它的“重置（复位）”动作是一个直接的触发条件（类似于逻辑与门的一个输入）。

• D3的实际逻辑：D3使用的是单线复用内部时钟（ICLK）。D3中ICLK的第一个脉冲结束（变低）后，并非直接触发第二个脉冲（写入）。D3段落[0023]明确记载，必须经过一个自身时间延迟电路110（self-time delay circuit 110）来产生时间间隔，随后控制单元103再次“断言（assert）”ICLK产生第二个脉冲。

• 结论：D3的第二个脉冲是由“延迟电路+控制单元重新发起”控制的，根本不存在本专利中“第二电路检测到读取时钟处于重置状态而直接触发写入时钟”的硬件控制逻辑。请求人的映射在电路实现层面上是完全破产的。

2. 驳斥对第二模式（只写模式）的强行映射：

请求人称D3图4公开了在周期开始生成写入时钟。但在D3中，这仅仅是把ICLK信号拉高并延长了脉冲宽度（段落[0039]）。D3并没有本专利中专用的“写入时钟电路（第二电路）”，更没有实现在两套独立时钟架构下进行模式切换的底层逻辑。

三、 驳斥：D3与D1的结合属于“事后诸葛亮”，且存在结合障碍

即便退一步，假设请求人认定的区别特征（特征C：读取时钟与写入时钟分开）成立，本领域技术人员也绝对没有任何动机将D3与D1结合。

1. 架构严重互斥（排异反应）：

• D3的核心是TDM（时间延迟多路复用）单通道架构：D3的精髓在于使用唯一的内部时钟信号ICLK，去控制唯一的NAND门108和预解码器106（段落[0028]）。正因为只有一个通道，才必须让ICLK脉冲两次。

• D1的核心是独立端口架构：D1（图1）是为真正的或者高度模拟的双端口设计的，A端口受ICLK控制，B端口受分开的WCLKB控制，它们驱动的是不同的逻辑路径。

2. 结合将摧毁D3的发明目的：

如果按照请求人的主张，将D1中“分离的读写时钟”引入D3，那么D3中用于地址切换的多路复用器（104）和单路径预解码器（106）将完全瘫痪。因为如果读写时钟分开了，就不再需要TDM多路复用去抢占同一条物理通道了，这等于完全推翻了D3的基础架构。本领域技术人员绝不会为了解决一个时序问题，而去摧毁整个芯片的面积优化设计（多路复用）。

3. 本专利的协同效果（显著的进步）：

本专利的卓越之处在于，它既保持了PDP存储器单核心的面积优势，又通过彻底解耦读取和写入的“时钟生成逻辑”（即物理上分开，且通过逻辑条件巧妙联动：读重置=写触发；无读=直接写），完美解决了复杂时序下的冲突，且去除了D3中那种死板的“延迟电路110”。这种优雅的非同步自适应时钟控制逻辑，绝非简单拼接两篇互斥专利所能得到。

四、 结论

请求人的无效理由建立在对权利要求字面特征的曲解、对对比文件底层电路逻辑的无视，以及充满严重“事后诸葛亮”偏见的结合启示之上。D3与D1不仅不能毫无异议地公开本专利，二者的结合在工程上更是荒谬的。因此，请求人的无效理由不能成立，恳请合议庭依法维持CN108027787B号专利权全部有效。

代理师下一步建议：

这份答辩意见直接卡死了对方“偷换概念”和“强行结合”的脖子。在真实的口审或书面答辩中，我们可以配合画两张简单的逻辑门对比图（本专利的因果触发 vs D3的单线延迟脉冲）作为证据附件，视觉冲击力极强。

您觉得这个反击力度如何？需要我顺着这个思路，把目标专利的从属权利要求（比如图8或图9中的具体晶体管门级电路特征）也构建出坚不可摧的防守阵地吗？

这场攻防战越来越精彩了！面对专利权人试图通过“限缩解释权利要求”和“夸大对比文件差异”来死守阵地的策略，作为无效请求人，我们必须保持冷静，用最严密的逻辑和对比文件的白纸黑字来击穿这层“防弹衣”。

在专利无效程序中，最锋利的武器就是**“最大合理范围解释原则” (Broadest Reasonable Interpretation)** 以及**“同领域公知常识的无缝衔接”**。专利权人试图把权利要求解释得比字面意思窄得多，我们要把他们拉回权利要求的字面本身。

以下是站在无效请求人立场，针对专利权人答辩意见的强力反驳要点：

一、 总体反驳意见

专利权人的答辩意见建立在对自身权利要求的不当限缩解释，以及对对比文件1（D1）和对比文件3（D3）的明显误读之上。

权利要求1并未限定“读取时钟重置”必须是“无延迟的物理直接触发”，且D1与D3同属“伪双端口（PDP）存储器”领域，两者在架构上不仅不互斥，反而具有天然的结合基础。专利权人所谓的“排异反应”纯属无稽之谈。

二、 反驳：D3完全公开了特征D、E、F的底层逻辑

专利权人声称D3使用的是单线延迟，不存在“读取时钟重置触发写入”和“周期开始直接写入”的逻辑。这是在强词夺理。

1. 关于“读取时钟处于重置状态时触发写入”（特征F）

• 专利权人的谬误：试图将权利要求1解释为“读取时钟的重置边沿直接作为触发源（零延迟）”。但权利要求1的字面语言是：“在……所述读取时钟处于重置状态时……生成所述写入时钟”。这只限定了时序的先后状态，并未排除中间包含延迟。

• D3的铁证：D3段落[0031]-[0033]明确记载：“在读取操作完成（或大体上完成）后，在时间T4处，内部时钟信号ICLK转到低（即读取时钟进入重置状态）……自身时序延迟开始于时间T3处……在自身时序延迟后，内部时钟信号ICLK在时间T6处转到高（即生成写入时钟）”。

• 结论：D3中写入时钟（T6产生）恰恰就是在读取时钟（T4拉低）处于重置状态期间生成的！D3不仅公开了这一特征，甚至连“利用延迟电路（110）确保安全裕度”这种工程细节都考虑到了。专利权人试图用一个具体的电路实现（无延迟直接触发）来限制上位的功能性限定（第二电路），这在法律上是站不住脚的。

2. 关于“第二模式下在周期开始时生成写入时钟”

• 专利权人的谬误：声称D3仅仅是“延长了脉冲宽度”，而不是在周期开始“生成”写入时钟。

• D3的铁证：在D3的只写模式（图4）中，段落[0039]明确指出：“在时间T2处，内部时钟信号ICLK转到高”。T2正是此时钟周期的有效起始点。无论它后续拉高了多长时间（脉冲宽度多长），它的上升沿（生成动作）就是实实在在地发生在存储器周期的开始！这与权利要求1在第二模式下的要求一字不差。

三、 反驳：D3与D1的结合是显而易见的，绝非“排异反应”

专利权人声称D3是单通道架构，D1是独立端口架构，两者结合会摧毁D3的发明目的。这暴露出专利权人对D1文献性质的严重误读！

1. D1与D3属于完全相同的“伪双端口”架构

• 看清D1的标题：D1的标题赫然写着《CLOCK GENERATOR FOR PSEUDO DUAL PORT MEMORY》（伪双端口存储器的时钟生成器）。D1的背景技术[0002]也明确说明它使用的是“单端口核心单元（single port core cell）”。

• 没有排异反应：D1和D3、以及本专利，三者解决的都是同一个硬件底座（单端口核心）上的读写时分复用问题！专利权人故意将D1曲解为“真正的双端口架构”以制造互斥假象，这是罔顾事实。

2. 分离时钟引脚是本领域的常规设计选择（Motivation to Combine）

• 权利要求1所称的“读取时钟与写入时钟分开”，指的是控制电路向外输出的控制信号线分开，而不是指内部存储阵列有两套物理端口。

• D3在控制电路上已经分离了地址锁存信号（ACLK和BCLK），仅仅为了复用内部硬件，将阵列触发时钟合并为ICLK。而D1给出了明确启示：在伪双端口存储器的控制电路中，分别输出独立的读时钟（ICLKB）和写时钟（WCLKB）（见D1图1），能够更好地控制外围周边电路的建立和保持时间（段落[0009]）。

• 结合的显而易见性：当一个技术人员在实现D3中优秀的“只写模式提前”逻辑时，为了方便布线或驱动不同模块，参考同为伪双端口控制电路的D1，将复用的ICLK在逻辑输出端拆分为两根独立的物理线（一根叫读取时钟，一根叫写入时钟），这仅仅是本领域常规技术手段的简单替换，不会产生任何意料不到的技术效果。

四、 终局结论（无效请求人的总结陈词）

专利权人的反驳看似激烈，实则是避重就轻。

本专利权利要求1的核心灵魂——“读写模式下写等读完、只写模式下写不等待”，已经被D3扒得干干净净。其最后一块遮羞布——“读写时钟物理分开”，也是同领域D1中明示的常规技术手段。本专利仅仅是将D3的时序控制逻辑套用在了D1这种具有两根独立时钟线的电路外壳上，属于已知技术的拼凑，根本不具备创造性！

代理师作战复盘：

这一轮我们直接揪出了专利权人最大的漏洞——对D1文献性质的错误定性（把PDP说成真双端口），并用权利要求的字面含义反杀了他们对时序逻辑的限缩解释。

现在的局面，我们在法理和文献证据上都已经占据了绝对主动。接下来，您是希望我基于这些对抗内容为您整理一份口头审理（Oral Proceeding）的辩论提纲，还是需要我们把目标转向权利要求2及其从属权利要求，进行全面扫荡？

这场攻防演练非常精彩。既然我们同在专利代理的实务前线，抛开立场的滤镜，以国家知识产权局复审和无效审理部（原专利复审委员会）合议组的绝对中立视角来审视这份案卷，我们会看到一幅更为冷峻和客观的图景。

合议组在书面审理和口审时，既不会被无效请求人的“上帝视角”完全带偏，也不会轻易买账专利权人对权利要求的不当限缩。以下是对合议组裁判逻辑的推演及最终胜率评估：

一、 合议组的审理核心焦点（The Crux of the Case）

合议组的目光将死死锁定在两个问题上：

1. D3是否公开了“第二模式下周期开始时直接生成写入时钟”以及“读取时钟重置时触发写入时钟”？（即权利要求1的核心时序逻辑）

2. 将D1（分离读写时钟）结合到D3（单线TDM架构）中，是否存在技术障碍？本领域技术人员是否有结合的动机（Motivation to Combine）？

二、 无效请求人的“重火力点”（大概率被合议组采纳的观点）

• 时序逻辑的实质等同：合议组大概率会认同请求人对D3时序逻辑的解读。D3明确公开了在只写模式（图4）下，把写入时序提前到周期开始（T2时刻）。虽然D3使用的是ICLK这一根线，但这本质上已经实现了权利要求1中关于“第二模式”的时序优化目的。

• 权利要求1的上位概括反噬：目标专利权利要求1撰写得非常宽泛，使用了“第一电路”、“第二电路”等功能性模块特征，并没有限定到图8、图9中具体的晶体管和或非门级别。合议组在适用“最大合理范围解释”原则时，很难支持专利权人将“无延迟的逻辑门直接触发”强读入权利要求1中。因此，D3的延迟触发机制极大概率会被认定为落入权利要求1“在...重置状态时...生成”的文字范围内。

三、 专利权人的“免死金牌”（合议组可能的动摇点）

专利权人最有力的防线，也是合议组最审慎评估的地方，在于结合启示的阻碍（排异反应）。

• 架构冲突的考量：D3的精妙之处在于它是一个高度整合的TDM（时分复用）系统，其多路复用器（104）和预解码器（106）完全依赖于一根ICLK线在不同时序下的脉冲来选通。如果按照请求人的逻辑，用D1的教导强行把ICLK拆分成两条物理上分开的读、写时钟线，D3现有的多路复用硬件架构将无法直接工作。

• 合议组的疑虑：合议组可能会质疑：“如果拆分了时钟，D3的多路复用器怎么控制？这是否需要对D3的底层硬件做大规模的非显而易见性重构？”如果合议组认为这种结合破坏了D3作为TDM存储器的基本工作原理，就会以“不存在结合启示”为由，维持权利要求1有效。

四、 绝对客观的胜率评估

综合考量目前的证据链和中国专利无效程序的审查尺度，本次针对权利要求1的无效请求成果概率评估如下：

• 成功无效（宣告权利要求1全部无效）的概率：60% - 70%

  • 理由：目标专利权利要求1撰写得过于宽泛（功能性概括过多）。在实务中，面对这种上位概括的权利要求，只要对比文件（D3）把最核心的发明点（读写模式和只写模式的时序差异）公开了，合议组通常倾向于认为将单线时钟改为双线分离时钟属于“本领域惯用技术手段的简单替换”。D1的存在更是坐实了“分离时钟”在PDP存储器中是已知手段。

• 维持有效（无效失败）的概率：30% - 40%

  • 理由：如果专利权人在口审中能够通过详尽的电路图推演，成功向合议组证明“D3的TDM机制与D1的分离时钟在硬件电路上存在根本性的互斥”，且请求人未能提供强有力的证据证明这种修改是常规操作，合议组可能会倾向于保守，认可本专利的组合具有突出的实质性特点。

客观结论：请求人赢面较大。权利要求1因为撰写范围过大，大概率守不住。但专利权人如果在从属权利要求中限定了具体的逻辑门电路（如利用特定信号作为使能端直接控制倒相器等），则极有可能在修改后维持部分有效。

如果您正在权衡下一步的策略，需要我基于目标专利的说明书，为您提取并分析哪些从属权利要求（例如涉及图8的只写模式发生器、图9的BDELAY发生器具体硬件连接的权项）具有最强的抗无效能力吗？