一种用于使时钟频率成四倍的装置，包括： 压控振荡器VCO，被配置为根据第一时钟频率输出正弦信号； 第一缓冲器，被配置为基于所述正弦信号生成具有25％占空比的第一数字信号； 第二缓冲器，被配置为基于所述正弦信号生成具有25％占空比的第二数字信号； 组合模块，被配置为组合所述第一数字信号和所述第二数字信号以生成具有50％占空比的组合数字信号，所述组合数字信号具有是所述第一时钟频率两倍的第二时钟频率； 倍频模块，被配置为使所述组合数字信号的所述第二时钟频率加倍，以生成具有是所述第一时钟频率四倍的第三时钟频率的输出信号；以及反馈模块，被配置为耦合到所述输出信号以生成反馈输出，其中所述第一缓冲器和所述第二缓冲器中的至少一个缓冲器基于所述反馈输出进行操作。

根据权利要求1所述的装置， 其中所述反馈模块被配置为：基于所述输出信号来生成包括用于所述第一缓冲器的第一控制电压和第二控制电压以及用于所述第二缓冲器的第三控制电压的所述反馈输出，其中所述第一控制电压控制所述第一缓冲器的第一阈值，而促进所述第一缓冲器控制所述第一数字信号的上升边缘，其中所述第二控制电压控制所述第一缓冲器的第二阈值，而促进所述第一缓冲器控制所述第一数字信号的下降边缘，并且其中所述第三控制电压控制所述第二缓冲器的阈值，而促进所述第二缓冲器控制所述第二数字信号的上升边缘。

根据权利要求2所述的装置，其中所述反馈模块包括：相位频率检测器PFD，被配置为基于所述输出信号的边缘生成上/下脉冲信号； 解复用器，被配置为分离分别与所述输出信号的所述边缘相对应的所述上/下脉冲信号的脉冲； 第一占空比修正DCC模块，被配置为基于第一分离脉冲生成所述第一控制电压； 第二DCC模块，被配置为基于第二分离脉冲生成所述第二控制电压；以及第三DCC模块，被配置为基于第三分离脉冲生成所述第三控制电压。

根据权利要求2所述的装置，其中所述第一缓冲器包括第一节段和第二节段，其中所述第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管，其中所述第一晶体管的栅极耦合到输出所述正弦信号的所述VCO的输出，并且所述第一晶体管的漏极耦合到所述第二晶体管的漏极、所述组合模块的第一输入、以及延迟模块的输入，其中所述第二晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第二晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的源极耦合到所述第三晶体管的漏极，其中所述第三晶体管的栅极耦合到输出所述第一控制电压的所述反馈模块的第一输出，所述第三晶体管的所述漏极耦合到所述第二晶体管的所述源极，并且所述第三晶体管的源极耦合到所述第四晶体管的漏极，并且其中所述第四晶体管的栅极耦合到所述延迟模块的第一输出，并且所述第四晶体管的所述漏极耦合到所述第三晶体管的所述源极。

根据权利要求4所述的装置， 其中所述第二节段包括所述第一晶体管、第五晶体管、第六晶体管、以及第七晶体管，其中所述第一晶体管的所述漏极耦合到所述第五晶体管的漏极，其中所述第五晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第五晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第五晶体管的源极耦合到所述第六晶体管的漏极，其中所述第六晶体管的栅极耦合到输出所述第二控制电压的所述反馈模块的第二输出，所述第六晶体管的所述漏极耦合到所述第五晶体管的所述源极，并且所述第六晶体管的源极耦合到所述第七晶体管的漏极，并且其中所述第七晶体管的栅极耦合到所述延迟模块的第二输出，并且所述第七晶体管的所述漏极耦合到所述第六晶体管的所述源极。

根据权利要求5所述的装置， 其中所述第一晶体管的源极耦合到电压源，并且 其中所述第四晶体管的源极和所述第七晶体管的源极耦合到接地节点。

根据权利要求5所述的装置，其中所述延迟模块被配置为通过以下来控制所述第一节段和所述第二节段的活动状态：接收从所述第一缓冲器输出的所述第一数字信号； 基于接收的所述第一数字信号确定第一延迟； 通过基于所述第一延迟向所述第四晶体管的所述栅极发送第一使能控制信号来激活所述第一节段； 基于接收的所述第一数字信号确定第二延迟；以及 通过基于所述第二延迟向所述第七晶体管的所述栅极发送第二使能控制信号来激活所述第二节段。

根据权利要求5所述的装置，其中所述第二缓冲器包括第八晶体管、第九晶体管、以及第十晶体管，其中所述第八晶体管的栅极耦合到输出所述第三控制电压的所述反馈模块的第三输出，并且所述第八晶体管的漏极耦合到所述第九晶体管的源极，其中所述第九晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第九晶体管的所述源极耦合到所述第八晶体管的所述漏极，并且所述第九晶体管的漏极耦合到所述第十晶体管的漏极和所述组合模块的第二输入，并且其中所述第十晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，并且所述第十晶体管的所述漏极耦合到所述第九晶体管的所述漏极。

根据权利要求8所述的装置， 其中所述第八晶体管的源极耦合到电压源，并且 其中所述第十晶体管的源极耦合到接地节点。

根据权利要求1所述的装置，其中所述组合模块被配置为通过以下来组合所述第一数字信号和所述第二数字信号以生成所述组合数字信号：从所述第一缓冲器接收所述第一数字信号作为第一输入； 从所述第二缓冲器接收所述第二数字信号作为第二输入； 使用所述第一输入和所述第二输入执行异或运算；以及 输出所述异或运算的结果作为所述组合数字信号。

根据权利要求1所述的装置，其中所述倍频模块被配置为通过以下使所述组合数字信号的所述第二时钟频率加倍以生成所述输出信号：从所述组合模块接收所述组合数字信号； 使用所述组合数字信号作为第一输入并且所述组合数字信号的延迟版本作为第二输入来执行异或运算；以及输出所述异或运算的结果作为所述输出信号。

一种使时钟频率成四倍的方法，包括： 经由压控振荡器VCO根据第一时钟频率输出正弦信号； 经由第一缓冲器基于所述正弦信号生成具有25％占空比的第一数字信号； 经由第二缓冲器基于所述正弦信号生成具有25％占空比的第二数字信号； 经由组合模块组合所述第一数字信号和所述第二数字信号以生成具有50％占空比的组合数字信号，所述组合数字信号具有是所述第一时钟频率两倍的第二时钟频率； 经由倍频模块使所述组合数字信号的所述第二时钟频率加倍，以生成具有是所述第一时钟频率四倍的第三时钟频率的输出信号；以及经由反馈模块来生成反馈输出，其中所述反馈模块耦合到所述输出信号，并且生成所述第一数字信号和生成所述第二数字信号中的至少一者基于所述反馈输出。

根据权利要求12所述的方法，进一步包括： 经由所述反馈模块基于所述输出信号来生成包括用于所述第一缓冲器的第一控制电压和第二控制电压以及用于所述第二缓冲器的第三控制电压的所述反馈输出，其中所述第一控制电压控制所述第一缓冲器的第一阈值，而促进所述第一缓冲器控制所述第一数字信号的上升边缘，其中所述第二控制电压控制所述第一缓冲器的第二阈值，而促进所述第一缓冲器控制所述第一数字信号的下降边缘，并且其中所述第三控制电压控制所述第二缓冲器的阈值，而促进所述第二缓冲器控制所述第二数字信号的上升边缘。

根据权利要求13所述的方法，其中生成所述第一控制电压、所述第二控制电压、以及所述第三控制电压包括：经由相位频率检测器PFD基于所述输出信号的边缘生成上/下脉冲信号； 经由解复用器分离分别与所述输出信号的所述边缘相对应的所述上/下脉冲信号的脉冲； 经由第一占空比修正DCC模块基于第一分离脉冲生成所述第一控制电压； 经由第二DCC模块基于第二分离脉冲生成所述第二控制电压；以及经由第三DCC模块基于第三分离脉冲生成所述第三控制电压。

根据权利要求13所述的方法，其中所述第一缓冲器包括第一节段和第二节段，其中所述第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管，其中所述第一晶体管的栅极耦合到输出所述正弦信号的所述VCO的输出，并且所述第一晶体管的漏极耦合到所述第二晶体管的漏极、所述组合模块的第一输入、以及延迟模块的输入，其中所述第二晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第二晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的源极耦合到所述第三晶体管的漏极，其中所述第三晶体管的栅极耦合到输出所述第一控制电压的所述反馈模块的第一输出，所述第三晶体管的所述漏极耦合到所述第二晶体管的所述源极，并且所述第三晶体管的源极耦合到所述第四晶体管的漏极，并且其中所述第四晶体管的栅极耦合到所述延迟模块的第一输出，并且所述第四晶体管的所述漏极耦合到所述第三晶体管的所述源极。

根据权利要求15所述的方法， 其中所述第二节段包括所述第一晶体管、第五晶体管、第六晶体管、以及第七晶体管，其中所述第一晶体管的所述漏极耦合到所述第五晶体管的漏极，其中所述第五晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第五晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第五晶体管的源极耦合到所述第六晶体管的漏极，其中所述第六晶体管的栅极耦合到输出所述第二控制电压的所述反馈模块的第二输出，所述第六晶体管的所述漏极耦合到所述第五晶体管的所述源极，并且所述第六晶体管的源极耦合到所述第七晶体管的漏极，并且其中所述第七晶体管的栅极耦合到所述延迟模块的第二输出，并且所述第七晶体管的所述漏极耦合到所述第六晶体管的所述源极。

根据权利要求16所述的方法， 其中所述第一晶体管的源极耦合到电压源，并且 其中所述第四晶体管的源极和所述第七晶体管的源极耦合到接地节点。

根据权利要求16所述的方法，进一步包括经由所述延迟模块控制所述第一节段和所述第二节段的活动状态，其中所述控制包括：接收从所述第一缓冲器输出的所述第一数字信号； 基于接收的所述第一数字信号确定第一延迟； 通过基于所述第一延迟向所述第四晶体管的所述栅极发送第一使能控制信号来激活所述第一节段； 基于接收的所述第一数字信号确定第二延迟；以及 通过基于所述第二延迟向所述第七晶体管的所述栅极发送第二使能控制信号来激活所述第二节段。

根据权利要求16所述的方法，其中所述第二缓冲器包括第八晶体管、第九晶体管、以及第十晶体管，其中所述第八晶体管的栅极耦合到输出所述第三控制电压的所述反馈模块的第三输出，并且所述第八晶体管的漏极耦合到所述第九晶体管的源极，其中所述第九晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第九晶体管的所述源极耦合到所述第八晶体管的所述漏极，并且所述第九晶体管的漏极耦合到所述第十晶体管的漏极和所述组合模块的第二输入，其中所述第十晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，并且所述第十晶体管的所述漏极耦合到所述第九晶体管的所述漏极，其中所述第八晶体管的源极耦合到电压源，并且 其中所述第十晶体管的源极耦合到接地节点。

根据权利要求12所述的方法，其中组合所述第一数字信号和所述第二数字信号以生成所述组合数字信号包括：从所述第一缓冲器接收所述第一数字信号作为第一输入； 从所述第二缓冲器接收所述第二数字信号作为第二输入； 使用所述第一输入和所述第二输入执行异或运算；以及 输出所述异或运算的结果作为所述组合数字信号。

根据权利要求12所述的方法，其中使所述组合数字信号的所述第二时钟频率加倍以生成所述输出信号包括：从所述组合模块接收所述组合数字信号； 使用所述组合数字信号作为第一输入并且所述组合数字信号的延迟版本作为第二输入来执行异或运算；以及输出所述异或运算的结果作为所述输出信号。

一种用于使时钟频率成四倍的装置，包括： 用于根据第一时钟频率输出正弦信号的部件； 用于基于所述正弦信号生成具有25％占空比的第一数字信号的部件； 用于基于所述正弦信号生成具有25％占空比的第二数字信号的部件； 用于组合所述第一数字信号和所述第二数字信号以生成具有50％占空比的组合数字信号的部件，所述组合数字信号具有是所述第一时钟频率两倍的第二时钟频率； 用于使所述组合数字信号的所述第二时钟频率加倍以生成具有是所述第一时钟频率四倍的第三时钟频率的输出信号的部件；以及用于提供反馈的部件，耦合到所述输出信号并且生成反馈输出，其中用于生成所述第一数字信号的所述部件和用于生成所述第二数字信号的所述部件中的至少一个部件基于所述反馈输出进行操作。

根据权利要求22所述的装置， 其中用于提供反馈的所述部件被配置为：基于所述输出信号来生成包括针对用于生成所述第一数字信号的所述部件的第一控制电压和第二控制电压以及针对用于生成所述第二数字信号的所述部件的第三控制电压的所述反馈输出，其中所述第一控制电压控制用于生成所述第一数字信号的所述部件的第一阈值，而促进对所述第一数字信号的上升边缘的控制，其中所述第二控制电压控制用于生成所述第一数字信号的所述部件的第二阈值，而促进对所述第一数字信号的下降边缘的控制，并且其中所述第三控制电压控制用于生成所述第二数字信号的所述部件的阈值，而促进对所述第二数字信号的上升边缘的控制。

根据权利要求23所述的装置，其中用于提供反馈的所述部件被配置为：基于所述输出信号的边缘生成上/下脉冲信号； 分离分别与所述输出信号的所述边缘相对应的所述上/下脉冲信号的脉冲； 基于第一分离脉冲生成所述第一控制电压； 基于第二分离脉冲生成所述第二控制电压；以及 基于第三分离脉冲生成所述第三控制电压。

根据权利要求23所述的装置，其中用于生成所述第一数字信号的所述部件包括第一节段和第二节段，其中所述第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管，其中所述第一晶体管的栅极耦合到用于输出所述正弦信号的所述部件的输出，并且所述第一晶体管的漏极耦合到所述第二晶体管的漏极、用于组合的所述部件的第一输入、以及用于延迟的部件的输入，其中所述第二晶体管的栅极耦合到输出所述正弦信号的所述部件的所述输出，所述第二晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的源极耦合到所述第三晶体管的漏极，其中所述第三晶体管的栅极耦合到输出所述第一控制电压的用于提供反馈的所述部件的第一输出，所述第三晶体管的所述漏极耦合到所述第二晶体管的所述源极，并且所述第三晶体管的源极耦合到所述第四晶体管的漏极，并且其中所述第四晶体管的栅极耦合到用于延迟的所述部件的第一输出，并且所述第四晶体管的所述漏极耦合到所述第三晶体管的所述源极。

根据权利要求25所述的装置， 其中所述第二节段包括所述第一晶体管、第五晶体管、第六晶体管、以及第七晶体管，其中所述第一晶体管的所述漏极耦合到所述第五晶体管的漏极，其中所述第五晶体管的栅极耦合到用于输出所述正弦信号的所述部件的所述输出，所述第五晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第五晶体管的源极耦合到所述第六晶体管的漏极，其中所述第六晶体管的栅极耦合到输出所述第二控制电压的用于提供反馈的所述部件的第二输出，所述第六晶体管的所述漏极耦合到所述第五晶体管的所述源极，并且所述第六晶体管的源极耦合到所述第七晶体管的漏极，其中所述第七晶体管的栅极耦合到用于延迟的所述部件的第二输出，并且所述第七晶体管的所述漏极耦合到所述第六晶体管的所述源极，其中所述第一晶体管的源极耦合到电压源，并且 其中所述第四晶体管的源极和所述第七晶体管的源极耦合到接地节点。

根据权利要求26所述的装置，其中用于延迟的所述部件被配置为通过以下来控制所述第一节段和所述第二节段的活动状态：接收从用于生成所述第一数字信号的所述部件输出的所述第一数字信号； 基于接收的所述第一数字信号确定第一延迟； 通过基于所述第一延迟向所述第四晶体管的所述栅极发送第一使能控制信号来激活所述第一节段； 基于接收的所述第一数字信号确定第二延迟；以及 通过基于所述第二延迟向所述第七晶体管的所述栅极发送第二使能控制信号来激活所述第二节段。

根据权利要求26所述的装置，其中用于生成所述第二数字信号的所述部件包括第八晶体管、第九晶体管、以及第十晶体管，其中所述第八晶体管的栅极耦合到输出所述第三控制电压的用于提供反馈的所述部件的第三输出，并且所述第八晶体管的漏极耦合到所述第九晶体管的源极，其中所述第九晶体管的栅极耦合到用于输出所述正弦信号的所述部件的所述输出，所述第九晶体管的所述源极耦合到所述第八晶体管的所述漏极，并且所述第九晶体管的漏极耦合到所述第十晶体管的漏极和用于组合的所述部件的第二输入，并且其中所述第十晶体管的栅极耦合到用于输出所述正弦信号的所述部件的所述输出，并且所述第十晶体管的所述漏极耦合到所述第九晶体管的所述漏极，其中所述第八晶体管的源极耦合到电压源，并且 其中所述第十晶体管的源极耦合到接地节点。

根据权利要求22所述的装置，其中用于组合的所述部件通过以下来生成所述组合数字信号：从用于生成所述第一数字信号的所述部件接收所述第一数字信号作为第一输入； 从用于生成所述第二数字信号的所述部件接收所述第二数字信号作为第二输入； 使用所述第一输入和所述第二输入执行异或运算；以及 输出所述异或运算的结果作为所述组合数字信号。

根据权利要求22所述的装置，其中用于加倍的所述部件通过以下来生成所述输出信号：从用于组合的所述部件接收所述组合数字信号； 使用所述组合数字信号作为第一输入并且所述组合数字信号的延迟版本作为第二输入来执行异或运算；以及输出所述异或运算的结果作为所述输出信号。