非显而易见性评估仅供参考，不构成法律建议。
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对比文件列表
| 编号 | 名称 |
|---|
权利要求1
一种装置，包括： 存储器控制器MC，所述存储器控制器MC包括： 存储器内置自测试MBIST控制器，被配置为用于测试至少一个存储器设备，其中所述MBIST控制器包括：存储器表示逻辑，包括存储器转换逻辑，所述存储器转换逻辑被配置为将用于测试所述至少一个存储器设备的信号转换为转换后的信号，所述转换后的信号具有由所述至少一个存储器设备使用的格式，并且其中所述存储器表示逻辑还被配置为提供模拟所述MBIST控制器中的本地存储器的存储器表示，其中所述MBIST控制器还被配置为：接收在小于所述至少一个存储器设备的操作频率的频率处的用于测试的所述信号。
你好！作为一名专利代理师，我将为您对该目标专利的权利要求1进行深度的拆解与侵权/无效维度的对比分析。
以下分析将紧密结合目标专利说明书的语境，对照提供的6篇对比文件（D1-D6）进行客观、严谨的技术特征比对。
一、 结合目标专利说明书解释权利要求1
权利要求1主要限定了一种带有存储器内置自测试（MBIST）功能的存储器控制器（MC）装置。结合目标专利说明书（特别是背景技术和[0037]-[0048]段落以及图3-图5），该权利要求的核心解决逻辑如下：
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应用场景与痛点（特征A）： 针对SoC中堆叠式DDR存储器（如LPDDR4）的高频测试难题，常规接口难以直接测试。因此在存储器控制器（MC）内部集成了MBIST逻辑。
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核心架构与信号转换（特征B、C）： MBIST无法直接生成与DDR存储器接口协议完全匹配的信号。因此，引入了“存储器表示逻辑（包含转换逻辑）”，将MBIST发出的通用测试请求转换为目标存储器设备能识别的特定格式（如CA/CS/CKE时序要求）。
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欺骗机制/虚拟化（特征D）：“提供模拟本地存储器的存储器表示”。这是说明书[0042]段强调的关键点：由于被测存储器在外部，通过建立“存储器表示（Memory Representation）”，能“欺骗（spoof/trick）”MBIST逻辑，让它以为这是一个本地伪存储器，从而允许常规的EDA工具自动插入MBIST逻辑。
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跨时钟域/降频测试（特征E）： 说明书[0038]和图7-图8明确指出，DDR存储器工作频率极高，MBIST如果以同频运行会导致设计困难。因此，MBIST被配置为在**较低的频率（例如DDR频率的一半）**下接收信号并运行，通过1:2的比例和相位控制来实现全速测试。
二、 对比文件技术特征公开情况及原文出处
在提供的6篇对比文件中，D1、D5、D6 对权利要求1的技术特征进行了实质性公开。
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D1: US20040044492A1
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D5: US20140043918A1
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D6: US20140164833A1
1. D6 (US20140164833A1) - 重点公开特征A, B, C
D6同样致力于解决3D堆叠存储器（Stacked Memory）的测试问题。
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实质公开特征A（MC包含MBIST测试存储器）：
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原文出处：[0029] "In some embodiments, the SoC 230 includes a memory controller 232 and BIST logic elements 240."
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实质公开特征B、C（转换逻辑将信号转换为存储器兼容格式）：
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原文出处：[0031] "...the read event data to be formatted by a formatter to put the information in a form compatible with the DRAM memory under test for the use of the memory controller..." 及 [0030] "...memory controller formatter 326..."
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2. D1 (US20040044492A1) - 重点公开特征E
D1专门解决由于BIST电路运行速度受限，如何对高速存储器（DDR）进行降频测试的问题。
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毫无异议公开特征E（MBIST在小于存储器操作频率的频率下接收测试信号）：
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原文出处：[0090] "A second clock CK2 is a clock signal supplied to the first test pattern generation section 101, and its frequency is half the frequency of the first clock CK1." 以及 [0013] "...capable of testing a high-speed memory at the actual operation speed of the memory, even when the operation speed of the BIST circuit of the semiconductor integrated circuit is restricted."
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3. D5 (US20140043918A1) - 辅助公开特征A, B, C
D5公开了DDR BIST控制器，BIST引擎独立于协议引擎。
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原文出处：[0021] "The module 200 may include a built-in self test (BIST) engine 210 and a protocol engine 212... The protocol engine 212 may implement DDR1, DDR2, and/or DDR3 protocols..."
三、 技术特征比对表格
| 权利要求1技术特征 | 对应对比文件 | 结合对比文件原文的公开情况分析 | 结论 |
| 特征A: 存储器控制器MC，包括：被配置为用于测试至少一个存储器设备的MBIST控制器 | D6 (US20140164833A1) | D6的[0029]段公开了SoC 230包含内存控制器232和BIST逻辑元件240，用于测试3D堆叠DRAM。 | 实质公开 |
| 特征B: MBIST控制器包括存储器表示逻辑，包括存储器转换逻辑，将测试信号转换为转换后的信号 | D6 (US20140164833A1) | D6的图3和[0030]段公开了BIST包含测试接口（Test interface 320），其中包括“存储器控制器格式化器”（memory controller formatter 326），对信号进行格式化转换。 | 实质公开 |
| 特征C: 转换后的信号具有由所述至少一个存储器设备使用的格式 | D6 (US20140164833A1) | D6的[0031]段明确指出格式化器将信息置于“与被测DRAM存储器兼容的格式（form compatible with the DRAM memory under test）”。 | 毫无异议公开 |
| 特征D: 提供模拟MBIST控制器中的本地存储器的存储器表示 | 无 | 没有任何一篇对比文件明确使用“建立模拟本地存储器的表示以欺骗系统（Spoofing）”的概念。D6的接口逻辑在功能上起到了桥梁作用，但未公开“模拟本地存储器”的设计机理。 | 未公开 |
| 特征E: 接收在小于存储器设备操作频率的频率处的用于测试的信号 | D1 (US20040044492A1) | D1的[0090]段明确记载了测试生成部分运行在时钟CK2上，其频率是存储器时钟CK1频率的一半。 | 毫无异议公开 |
四、 创造性分析与最接近的对比文件（CPA）
1. 最接近的对比文件选择：
在创造性分析中，D6 (US20140164833A1) 最适合作为最接近的对比文件（CPA）。
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整体解决的技术问题相同： 目标专利与D6都在解决 3D堆叠存储器架构（Stacked Memory Architecture） 中，如何利用SoC内部的BIST模块对外部DRAM层进行测试的问题。
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技术效果和架构高度一致： 两者都在BIST引擎与存储器之间插入了一层转换逻辑（目标专利称为“存储器转换逻辑”，D6称为“Formatter”），实现了通用测试信号到特定DDR/WideIO协议格式的转换。
注：D5也可作为备选CPA，但D6专门针对3D堆叠架构，与目标专利应用场景贴合度最高。
2. 区别技术特征及未被CPA公开特征的分析：
以D6作为CPA，权利要求1的区别技术特征为：
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特征D： 提供模拟MBIST控制器中的本地存储器的存储器表示。
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特征E： 接收在小于所述至少一个存储器设备的操作频率的频率处的用于测试的信号。
没有被最接近的对比文件（D6）公开的特征，是否被其他对比文件公开？
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特征E 被 D1 明确公开。 D1给出了在BIST电路无法达到高速存储器（如DDR）的运行时钟时，通过降频（如1/2频率）时钟运行BIST并进行时序组合的技术启示。将D1结合到D6中是显而易见的，因为两者都涉及DRAM测试的速率匹配。
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特征D 未被任何对比文件（D1-D6）显式公开。
五、 若提出无效请求，最薄弱的技术特征分析
若针对该专利提出无效宣告请求，权利要求1中最薄弱（即最难被无效、专利权人最后一道防线）的技术特征是【特征D】：“提供模拟所述MBIST控制器中的本地存储器的存储器表示”。
分析逻辑：
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无效方（请求人）的软肋： 无效请求人可以轻易用 D6 + D1 的组合，将特征A、B、C、E全部打掉（D6解决架构和协议转换，D1解决降频测试）。但要在现有技术中寻找特征D会非常困难，因为这是一个偏向于 EDA前端设计/综合（Design-for-Test, DFT）的技巧（如说明书[0042]所述，用来骗过逻辑综合工具将其视为本地伪存储器），通常不会体现在硬件结构的表面文档中。
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无效方的进攻策略（专利权人的风险）： 无效方会辩称，特征D属于“纯功能性限定”或“对已知模块的主观命名”。无效方会主张：D6中的“测试接口逻辑（Test interface 320）”及其内部的FIFO和Formatter，在客观物理结构上已经隔离了BIST和外部DRAM，客观上已经起到了“让BIST以为它在向本地接口写数据”的作用。因此，特征D不构成实质性的结构区别，不具备突出的实质性特点。
总结： 在无效博弈中，专利权人将死守特征D作为其技术方案的独特构思（基于DFT工具的自动化插入机制）；而无效请求人最薄弱的攻击点也在特征D，必须通过论证其属于“未带来非显而易见硬件结构改变的纯功能性描述”，才能将权利要求1彻底击穿。
权利要求2
根据权利要求1所述的装置，其中用于测试的所述信号的频率为所述至少一个存储器设备或所述至少一个存储器设备的存储器接口的所述操作频率的一半。
权利要求3
根据权利要求2所述的装置，其中所述MBIST控制器被配置为：在每个MC时钟周期内，在所述MBIST控制器的输出处提供两倍于到所述至少一个存储器设备的数据输入的数据输出。
权利要求4
根据权利要求3所述的装置，其中由所述MBIST控制器输出的所述数据包括以下各项中的一项或多项：命令地址CA信令、时钟使能CKE信令、芯片选择CS信令、数据DQ信令、或数据选通DQS信令。
权利要求5
根据权利要求1所述的装置，其中所述存储器转换逻辑包括有限状态机FSM，所述有限状态机FSM包括被配置为将命令和数据转换为与所述至少一个存储器设备和存储器接口兼容的格式的转换逻辑，所述存储器接口耦合在所述MBIST控制器与所述至少一个存储器设备之间。
权利要求6
根据权利要求1所述的装置，所述MBIST控制器还包括： 相位控制支持逻辑，被配置为在第一相位模式或第二相位模式中的任一相位模式上发出命令或数据中的至少一个，所述相位控制支持逻辑包括交换机构，所述交换机构被配置为将数据总线和CA总线两者移位MC时钟周期的一半。
权利要求7
根据权利要求1所述的装置，所述MBIST控制器还包括： 数据掩码控制逻辑，被配置为用于依赖于特定算法的、对数据掩码DM序列的可编程选择，所述特定算法针对所述至少一个存储器设备的类型而被配置。
权利要求8
根据权利要求7所述的装置，其中所述数据掩码控制逻辑还被配置为：使用组写入使能和交换机构来实现自定义算法所需的不同DM序列。
权利要求9
根据权利要求1所述的装置，所述MBIST控制器还包括： 可编程时延控制逻辑，被配置为针对所述MBIST控制器中的一个或多个信号提供时延控制。
权利要求10
根据权利要求9所述的装置，其中所述一个或多个信号包括以下各项中的一项或多项：写入信号、读取信号、读取使能信号、带有相位控制的输入使能IE/输出使能OE可编程时延信号、可编程数据极性时延信号、禁止数据比较信号、数据命令选择信号、以及选通时延信号。
权利要求11
根据权利要求1所述的装置，其中所述装置还包括： 包含所述MC的主机。
权利要求12
根据权利要求11所述的装置，包括： 至少一个存储器； 通信耦合，其中所述通信耦合被配置为从所述至少一个存储器传达用于测试所述至少一个存储器设备的所述信号。
权利要求13
根据权利要求12所述的装置，还包括： 移动电话和移动通信设备中的一个，包含所述主机、所述通信耦合、以及所述至少一个存储器。
权利要求14
一种用于测试存储器设备的方法，包括： 在存储器控制器MC内发起存储器内置自测试MBIST操作，发起所述MBIST操作包括：使MBIST逻辑与至少一个存储器设备通信，所述MBIST逻辑包括存储器表示逻辑，所述存储器表示逻辑包括存储器转换逻辑；以及利用所述存储器转换逻辑，将用于测试所述至少一个存储器设备的来自所述MBIST逻辑的一个或多个命令和数据转换为转换后的信号，所述转换后的信号具有与所述至少一个存储器设备兼容的格式，并且利用所述存储器表示逻辑提供模拟所述MBIST逻辑中的本地存储器的存储器表示，其中所述MBIST逻辑还被配置为在所述MC的频率下进行操作，其中所述MC操作的所述频率小于所述至少一个存储器设备或所述至少一个存储器设备的存储器接口的操作频率。
权利要求15
根据权利要求14所述的方法，其中所述MC和所述MBIST逻辑的操作的所述频率是所述至少一个存储器设备的所述操作频率的一半。
权利要求16
根据权利要求15所述的方法，其中所述MBIST逻辑被配置为：在每个MC时钟周期内，在所述MBIST逻辑的输出处提供两倍于到所述至少一个存储器设备的数据输入的数据输出。
权利要求17
根据权利要求16所述的方法，其中由所述MBIST逻辑输出的所述数据包括以下各项中的一项或多项：CA信令、CKE信令、CS信令、DQ信令、或DQS信令。
权利要求18
根据权利要求14所述的方法，其中所述MBIST逻辑被配置为并入传统总线集成存储器控制器BIMC中。
权利要求19
根据权利要求14所述的方法，其中所述转换利用存储器转换逻辑来执行，所述存储器转换逻辑包括有限状态机FSM，所述有限状态机FSM包括被配置为将命令和数据转换为与所述至少一个存储器设备和存储器接口兼容的格式的转换逻辑，所述存储器接口耦合在所述MBIST逻辑与所述至少一个存储器设备之间。
权利要求20
根据权利要求14所述的方法，所述MBIST逻辑还包括： 相位控制支持逻辑，被配置为在第一相位模式或第二相位模式中的任一相位模式上发出命令或数据中的至少一个，所述相位控制支持逻辑包括交换机构，所述交换机构被配置为将数据总线和CA总线两者移位MC时钟周期的一半。
权利要求21
根据权利要求14所述的方法，所述MBIST逻辑还包括： 数据掩码控制逻辑，被配置为用于依赖于特定算法的、对数据掩码DM序列的可编程选择，所述特定算法针对所述至少一个存储器设备的类型而被配置。
权利要求22
根据权利要求14所述的方法，所述MBIST逻辑还包括： 可编程时延控制逻辑，被配置为针对所述MBIST逻辑中的一个或多个信号提供时延控制。
权利要求23
一种装置，包括： 存储器，接收用于测试所述存储器的一个或多个指令，所述指令包括：用于在存储器控制器MC内发起存储器内置自测试MBIST操作的命令，发起所述MBIST操作包括：使MBIST逻辑与所述存储器通信； 利用存储器转换逻辑将用于测试所述存储器的来自所述MBIST逻辑的一个或多个命令和数据转换为转换后的信号的命令，所述转换后的信号具有与所述存储器兼容的格式；以及用于利用存储器表示逻辑提供模拟所述MBIST逻辑中的本地存储器的存储器表示的指令，其中所述MBIST操作还被配置为：接收在小于所述存储器的操作频率的频率处的用于测试的所述信号。
权利要求24
一种存储计算机可执行代码的非暂态计算机可读介质，包括用于使得计算机执行以下操作的代码：在存储器控制器MC内实现存储器内置自测试MBIST功能，所述存储器内置自测试MBIST功能被配置为用于测试至少一个存储器设备； 使用所述MBIST功能，将用于测试所述至少一个存储器设备的信号转换为转换后的信号，所述转换后的信号具有由所述至少一个存储器设备使用的格式；以及使用存储器表示功能提供模拟所述MBIST功能中的本地存储器的表示，所述存储器表示功能是所述MBIST功能的一部分，所述非暂态计算机可读介质还包括用于使得计算机执行以下操作的代码：接收在小于所述至少一个存储器设备的操作频率的频率处的用于测试的所述信号。