非显而易见性评估仅供参考，不构成法律建议。
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对比文件列表
| 编号 | 名称 |
|---|
权利要求1
一种半导体芯片，其包含： 电触点阵列，其包含接地触点阵列、电力触点阵列以及信号触点阵列，所述电力触点阵列和所述接地触点阵列布置在所述半导体芯片的外围，所述信号触点阵列布置在所述半导体芯片的中心且比所述电力触点阵列和所述接地触点阵列距所述半导体芯片的边缘隔开更远，且所述信号触点阵列至少部分地被接地金属层包围；及多个通孔，所述多个通孔将所述半导体芯片中的至少一个电路耦合到所述电触点阵列，其中所述电触点阵列中的所述电触点中的第一者耦合到所述多个通孔中的N个通孔，且其中所述电触点阵列中的所述电触点中的第二者耦合到所述多个通孔中的M个通孔，其中M及N为具有不同值的正整数。
为了全面评估目标专利（CN102782842B）权利要求1的稳定性并为潜在的无效宣告请求提供支撑，以下是对权利要求的深度解释、与对比文件（D1、D2）的特征比对，以及创造性构建与无效策略的详细分析。
### 一、 结合目标专利说明书的权利要求解释
在进行对比文件分析前，需根据目标专利说明书对权利要求1中的关键技术特征及其解决的技术问题进行澄清：
1. **触点阵列的物理布局（特征A-D）：**
* **解释：** 权利要求明确限定了电力触点和接地触点位于外围，而信号触点位于中心，且信号触点部分被接地金属层包围。
* **解决的结构/技术问题：** 根据说明书[0006]-[0007]及[0034]-[0035]段，常规设计中触点和相应层不在同一行列会消耗大量路由资源。本专利的布局使得同类触点聚集，且通过水漫型区域（如单一的BSM形状）短路，从而减少路由资源的消耗，提供低电阻路径。
2. **非对称数量的通孔耦合（特征E-I）：**
* **解释：** 第一类电触点连接N个通孔，第二类电触点连接M个通孔（M≠N）。
* **解决的结构/技术问题：** 根据说明书[0024]段，单一触点处通孔数量增加会使电阻减少但电容增加，数量减少则电阻增加且电容减少。信号触点（如412）仅连一个通孔以减小电容；电力触点（如413）连两个通孔以减小电阻。此特征通过为不同属性的触点配置不同数量的穿硅通孔（TSV），实现了电阻与电容在系统层面的最优折中。
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### 二、 权利要求1与对比文件技术特征比对表
以下将权利要求1分解为独立的技术特征，并详细映射至 **D1 (US20010050433A1)** 和 **D2 (EP1071126B1)** 的原文出处。
| 技术特征 | D1 (US20010050433A1) 公开情况 | D2 (EP1071126B1) 公开情况 |
| A: 其包含：电触点阵列，其包含接地触点阵列、电力触点阵列以及信号触点阵列， | 毫无异议公开。<br>段落 [0020]: "having a plurality of balls including a plurality of power balls and a plurality of ground balls... There are also included a plurality of signal ball mounts." | 未公开。<br>仅宽泛提及触点(contacts)和焊盘(bonding pads)，未区分接地、电力和信号。 |
| B: 所述电力触点阵列和所述接地触点阵列布置在所述半导体芯片的外围， | 毫无异议公开。<br>段落 [0040]: "ball mounts 216 are arranged on a peripheral edge... Balls mounted on the ball mounts 216 on the peripheral edge... are all connected to the first power VDD. Balls... connected to the second power GND." | 未公开。 |
| C: 所述信号触点阵列布置在所述半导体芯片的中心且比所述电力触点阵列和所述接地触点阵列距所述半导体芯片的边缘隔开更远， | 实质公开。<br>段落 [0041] 及 [0044]: "The other signal ball mounts can be formed on either of both planes." 结合图5，电源和接地盘被限制在外围边缘平面(power/ground planes 362, 364)，剩余信号触点必然位于相对中心的区域，符合“距边缘隔开更远”的物理结构。 | 未公开。 |
| D: 且所述信号触点阵列至少部分地被接地金属层包围； | 毫无异议公开。<br>段落 [0043]: "The boundary defining the ground plane 364 wraps around signal ball mounts positioned on the ground plane 364..." (定义接地平面的边界包围了位于接地平面上的信号球座)。 | 未公开。 |
| E: 及多个通孔(vias)， | 未公开。<br>D1采用的是打线(bonding wires)或常规布线互连，未明确记载贯穿芯片的通孔(Vias)。 | 毫无异议公开。<br>段落 [0023]: "The cap wafer 24 has conductive vias 26 and 28 provided therein." |
| F: 所述多个通孔将所述半导体芯片中的至少一个电路耦合到所述电触点阵列， | 未公开。 | 毫无异议公开。<br>段落 [0023]: "Contacts 30 and 32 are respectively formed on the conductive vias 26 and 28... to make the electrical connections to the micro device 14." |
| G: 其中所述电触点阵列中的所述电触点中的第一者耦合到所述多个通孔中的N个通孔， | 未公开。 | 毫无异议公开。<br>段落 [0023]: "The conductive via 26 is a single conductive via..." (N=1)。 |
| H: 且其中所述电触点阵列中的所述电触点中的第二者耦合到所述多个通孔中的M个通孔， | 未公开。 | 毫无异议公开。<br>段落 [0023]: "...and the conductive via 28 is an array of smaller conductive vias. In FIG. 1A, the conductive vias 28 are four in number..." (M=4)。 |
| I: 其中M及N为具有不同值的正整数。 | 未公开。 | 毫无异议公开。<br>基于上述 [0023]，M=4，N=1，均为正整数且值不同。 |
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### 三、 最接近的对比文件及创造性分析
在创造性评价体系中，最接近的对比文件应当是与目标专利解决相同或最相近的技术问题，或者公开了最多相同技术特征的现有技术。
本案中权利要求1实质上包含了两个相对独立的硬件优化维度：
1. **宏观布局维度（特征A-D）：** 解决电源/接地网络的路由和电感/干扰问题。
2. **微观互连维度（特征E-I）：** 解决触点与芯片内部电路间连接的寄生参数（阻抗/容抗）平衡问题。
#### 方案一：以 D1 作为最接近的对比文件
* **适用理由：** D1与目标专利同属于半导体BGA封装领域，且两者均致力于解决“供电网络路由效率及寄生电感/噪声干扰”的技术问题。D1完整公开了权利要求1中高度具象的触点阵列物理排布逻辑（外围供电/接地，中心信号，且接地平面包裹信号）。
* **区别技术特征：** 特征E-I（即采用通孔耦合，且不同触点耦合不同数量的通孔）。
* **客观技术问题：** 如何在三维封装或晶圆级封装中实现缩短垂向电气连接距离，同时灵活控制不同类型信号传输路径的电气特性（电阻和电容）。
* **创造性评述：** D2明确给出了解决该问题的技术启示。D2不仅公开了利用导电通孔（conductive vias）连接微器件，还在段落[0012]和[0023]中明确教导了可以通过形成单通孔（N=1）或小通孔阵列（M=4）来降低接触的整体电阻率（reduce the overall resistivity）并定制结构。本领域技术人员在面对D1的BGA结构向更高密度的晶圆级或3D封装演进时，有强烈的动机引入D2的通孔阵列技术来替代D1的传统过孔/引线方案，并将D2中为降低电阻而配置不同数量通孔的手段直接应用于D1中的不同触点（如电源需低电阻，信号需低电容）。因此，**权利要求1相对于 D1 结合 D2 不具备创造性。**
#### 方案二：以 D2 作为最接近的对比文件
* **适用理由：** 随着先进封装（如硅通孔TSV技术）的发展，本领域的焦点逐渐转移到垂直互连。D2正是解决通过通孔（Via）实现晶圆级电气连接的问题，且已经具备了权利要求1中最核心的电气参数调制手段——非对称通孔数量（M≠N）。
* **区别技术特征：** 特征A-D（即将触点明确区分为接地、电力、信号，并限定特定的内外围及包裹布局）。
* **客观技术问题：** 如何在提供通孔互连的芯片架构上进一步优化供电与信号隔离，减少横向路由寄生电感并提供稳定的参考地。
* **创造性评述：** D1给出了解决上述问题的明确技术启示。D1（段落[0040]-[0043]）详尽阐述了将电源和接地触点布设于外围、合并为单节点平面以降低电感，并将信号触点布设于内部、被接地平面包裹以减少干扰的惯用设计手段。本领域技术人员在优化D2的封装触点宏观布局时，将D1成熟的阵列分区布局手法移植到D2的结构上属于常规的工程手段拼凑，无法产生预料不到的技术效果。因此，**权利要求1相对于 D2 结合 D1 也不具备创造性。**
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### 四、 若提出无效请求最薄弱的技术特征及策略建议
#### 1. 最薄弱的技术特征剖析
从单一对比文件的比对来看，权利要求1中没有任何一个技术特征是“未被现有技术触及”的盲区。由于D1对特征A-D的公开极其精准（甚至连“包裹”wrap around这样的特定描述都一一对应），且D2对特征E-I的公开同样堪称教科书级别的字面对应（明确了N=1和M=4的区别），这导致目标专利在无效程序中 **最薄弱的环节在于：该权利要求本质上是“已知触点阵列宏观布局原则（D1）”与“已知垂直通孔寄生参数调控手段（D2）”的简单拼凑（Aggregation）。**
特别指出，**特征H和I（M和N为不同正整数）** 在撰写时本应作为防御先进工艺挑战的核心壁垒，但由于D2恰好在同一附图（FIG. 1A/1B）和同一段落（[0023]）中同时展示了单通孔（via 26）和通孔阵列（vias 28），导致这一本该难以被完全破坏的核心参数特征变得极其脆弱。
#### 2. 无效宣告请求策略建议
* **主打结合组合：** 强烈建议将 **D1作为最接近的对比文件，D2作为辅助对比文件** 提出无效宣告请求。D1定位于BGA封装中多类型电源/信号的宏观走线痛点，这与目标专利说明书背景技术（图3）探讨的传统BGA布局痛点完全一致，在无效审理中极易引发审查员对“客观技术问题”的认同。随后引入D2作为垂直连接手段的常规替代，论证逻辑非常顺畅。
* **强调无协同作用：** 在无效理由撰写中应重点论证：D1的平面布局优化（降低平面路由电感）与D2的垂向通孔数量变化（降低垂向连接电阻）是各自独立发挥作用的。改变垂向通孔的数量并不会引起平面触点布局逻辑的改变，两者在物理和电气功能上属于简单的叠加，未产生任何超出二者单独效果总和的“协同效应”。
* **警惕说明书其他限定：** 考虑到权利要求1极大概率被 D1 结合 D2 击穿，需提前审视目标专利的从属权利要求或说明书中关于通道划分（如将阵列划分为特定通道211-214）、机械支撑凸块（图4中的411, 421）等进一步的特征。如果权利要求人退守至添加“机械支撑凸块置于阵列外部”等特征，需提前在现有技术（特别是涉及晶圆级倒装芯片的底填料或支撑柱文献）中准备好相应的防御性对比文件。
作为一名资深专利代理师，我将根据目标专利说明书（CN102782842B）的内容，结合提供的8份对比文件（D1-D8），对权利要求1进行深度解析与创造性对比分析。
### 一、 目标专利权利要求1的技术内涵解析
根据说明书【0006】-【0007】及【0024】，权利要求1的核心发明点在于：
1. **空间布局优化（特征B、C、D）：** 将电力和接地触点布置在外围，信号触点布置在中心，并利用接地金属层对信号触点进行电磁屏蔽（解决信号干扰和路由资源消耗问题）。
2. **通孔（TSV）非对称配置（特征G、H、I）：** 针对不同性质的触点配置不同数量（$M \neq N$）的通孔。例如，电力触点配置较多通孔以降低电阻，信号触点配置较少通孔以降低电容（解决性能优化与阻抗匹配问题）。
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### 二、 技术特征比对表
我们将权利要求1的特征（A-I）与最具相关性的对比文件 **D3 (US6228675B1)** 和 **D5 (US20040080013A1)** 进行比对。
| 权利要求1的技术特征 | D3 (US6228675B1) | D5 (US20040080013A1) | 判定 |
| A： 电触点阵列（接地、电力、信号） | 公开（见说明书第3列48-52行，电连接至触点16, 18） | 公开（见[0078]，电极焊盘2提供外部输入/输出） | 已公开 |
| B： 电力/接地阵列布置在芯片外围 | 实质公开（见FIG.1A, 20为周缘焊盘） | 公开（见[0076], [0078]，电极焊盘2沿芯片外围提供） | 已公开 |
| C： 信号阵列布置在中心且距边缘更远 | 未明确公开（D3焊盘多在边缘） | 未明确公开（D5主要强调外围焊盘） | 待结合 |
| D： 信号阵列至少部分被接地金属层包围 | 未公开 | 未公开 | 最薄弱特征 |
| E： 多个通孔 | 公开（FIG.1A, 26, 28） | 公开（FIG.1, 通孔电极1） | 已公开 |
| F： 通孔将电路耦合到电触点阵列 | 公开（FIG.1A, 26, 28连接至16, 18） | 公开（[0016], 通孔电极连接正反面） | 已公开 |
| G： 第一触点耦合到N个通孔 | 毫无异议公开（见FIG.1A及第3列53-56行，触点26连接单个通孔） | 毫无异议公开（见[0089]，电极焊盘内形成1-9个通孔） | 已公开 |
| H： 第二触点耦合到M个通孔 | 毫无异议公开（见FIG.1A及第3列53-56行，触点28为通孔阵列，如图中所示为4个） | 毫无异议公开（见[0089]，同上） | 已公开 |
| I： M及N为具有不同值的正整数 | 毫无异议公开（见FIG.1A, 触点26对应的N=1, 触点28对应的M=4） | 公开（[0089]提到通孔数量可多可少） | 已公开 |
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### 三、 对比文件详细出处及分析
#### 1. D3 (US6228675B1) —— 关键对比文件
* **证据出处：** FIG. 1A, FIG. 1B; Column 3, lines 53-56: *"The conductive via 26 is a single conductive via and the conductive via 28 is an array of smaller conductive vias."*
* **分析：** D3明确公开了在同一个芯片封装中，不同的触点（Contacts 30, 32）可以耦合不同数量的通孔（Vias 26, 28）。其中Via 26是单孔，Via 28是4孔阵列。这与权利要求1中“M和N为不同正整数”的特征G、H、I完全吻合。
#### 2. D5 (US20040080013A1) —— 关键对比文件
* **证据出处：** [0089]: *"In the present embodiment... in regions inside of the electrode pads 2 are there formed one through nine through electrodes 1, for example."*
* **分析：** D5不仅公开了在电极焊盘（Electrode Pad）内部设置通孔，还明确给出了通孔数量的可变范围（1-9个），实质公开了根据需要配置不同数量通孔的技术手段。
#### 3. D8 (US20060012038A1)
* **分析：** D8公开了支撑凸块（Support Bumps）和电极凸块的布局。其背景技术提到由于存储单元占用了外围，凸块有时被迫集中在中心区域。虽然这与本申请的布局（信号在内，电力在外）不完全一致，但提供了触点位置分布受电路功能区域限制的启示。
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### 四、 最接近对比文件的选择及创造性分析
#### 1. 最接近的对比文件：D3 (US6228675B1)
* **理由：** * **技术领域相同：** 均为晶圆级封装中的通孔布置。
* **解决的技术问题相似：** 均涉及如何优化触点与内部电路的连接效率和导电性能。
* **技术特征重合度最高：** D3已经完全公开了权利要求1中关于通孔数量非对称配置（M≠N）这一最具识别性的技术特征（特征G、H、I）。
* **技术效果：** D3通过在单一触点使用多个通孔来增加导电性，这与目标专利通过增加通孔数量降低电阻的技术效果高度一致。
#### 2. 区别技术特征分析
若以D3作为最接近对比文件，权利要求1的区别特征主要在于：
* **特征C（特定布局）：** 信号触点在中心，电力/接地在边缘。
* **特征D（电磁屏蔽）：** 信号阵列被接地金属层包围。
#### 3. 创造性评价
* **特征B、C：** 电力/接地触点放在外围是本领域的常规设计手段（为了便于散热和供电环路设计）。在D1、D4、D5等文件中均有焊盘沿外围布置的描述。将信号线放在中心以缩短与逻辑电路的距离也是常见的布局优化手段。
* **特征D：** “接地金属层包围信号触点”属于典型的电磁屏蔽设计，是电子工程领域的公知常识。
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### 五、 结论与建议
**1. 无效请求中最薄弱的技术特征：**
* **特征D（信号阵列至少部分地被接地金属层包围）：** 这是权利要求1中唯一一个在现有对比文件中较难找到直接“图文并茂”证据的特征。
* **特征C（信号触点在中心且比电力/接地距边缘更远）：** 虽然很多专利提到焊盘在外围，但明确界定“信号在中心、电力/接地在外围”的比例关系在现有文件中分布较散。
**2. 整体评价：**
权利要求1的创造性高度危险。核心技术手段（$M \neq N$ 的通孔配置）已被 **D3** 毫无异议地公开，且 **D5** 也给出了焊盘内多通孔设计的启示。无效请求人仅需以 **D3** 为基础，结合本领域的公知常识（屏蔽设计）以及 **D5** 或 **D8** 关于布局的常规选择，即可构建强有力的创造性挑战证据链。
**建议：** 若作为专利权人，应考虑将从属权利要求中关于通孔具体排布形状（如正方形阵列）、具体的 $M/N$ 数值关系或特定的金属层结构等更具细节的特征并入独立权利要求以增强稳定性。
这份权利要求分析需要极高的严谨性。以下是对目标专利（CN102782842B）权利要求1的技术特征进行的深度拆解，并结合对比文件（D1-D8）的原文出处进行的详细比对与无效宣告策略评估。
### 一、 权利要求1技术特征比对表
通过对8篇对比文件的逐一比对，以下是权利要求1各技术特征的公开情况分析：
| 技术特征 | 特征简述 | 公开状态 | 对比文件及原文出处 |
| A | 包含接地、电力及信号触点阵列 | 实质公开 | D1 (US20060055049A1): "[0024] ...ground pad 18... power pad 20..." 以及 "[0028] ...power and ground via pattern 40... extending the power ground via pattern 40 through the multilayer substrate..."<br>D5 (US20070290300A1): "[0259] ...some of these plural conductive layers are used as through-interconnects serving as GND lines, while the other conductive layers are used as through-interconnects serving as signal transmission interconnect lines (signal lines)..." |
| B | 电力触点和接地触点布置在芯片外围 | 实质公开 | D1 (US20060055049A1): "[0023] A plurality of bypass capacitors (22, 28) are coupled to the internal bond surface 14, for example, around the perimeter of the internal bond surface 14." (旁路电容的电源和接地焊盘布置在周边)。 |
| C | 信号触点阵列布置在中心，距边缘更远 | 未被单一文件完整公开 | 对比文件普遍公开了触点阵列的存在，但未明确使用“信号在中心、电源/接地在边缘”的特定文言。然而，D1已将电源/接地推至边缘（perimeter），为中心留出空间是集成电路布局的必然推论。 |
| D | 信号触点阵列至少部分被接地金属层包围 | 实质公开 | D5 (US20070290300A1): "[0259] ...through-interconnects serving as signal lines and those serving as GND lines are disposed alternately so that the GND line may exist between two signal lines." (GND线交替布置在两条信号线之间，起到了包围/屏蔽信号的作用)。 |
| E | 包含多个通孔 | 毫无异议公开 | D1-D8所有文件均公开。例如 D2 (US20060118965A1): "[0011] ...a through hole extending through the semiconductor substrate..." |
| F | 通孔将至少一个电路耦合到电触点阵列 | 毫无异议公开 | D5 (US20070290300A1): "[0008] ...interconnects are vertically formed in a chip, and therefore connection via the shortest distance can be made between chips..." 明确了通孔用于电路与触点（焊盘）的耦合。 |
| G | 第一触点耦合到N个通孔 | 未明确公开 | 现有对比文件（如D1、D2、D5）虽然公开了触点与通孔的连接，且D1公开了“a column of three power vias”（每个焊盘3个通孔），但未明确指出同一芯片上不同触点对应不同数量的通孔。 |
| H | 第二触点耦合到M个通孔 | 未明确公开 | 同上。 |
| I | M和N为不同值的正整数 | 未明确公开 | 核心区别特征。各对比文件主要展示了均等的通孔分配（如D1中M=N=3），未明确揭示M≠N。 |
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### 二、 最接近的对比文件 (CPA) 分析
在进行创造性（Invalidity）分析时，最接近的对比文件应选择与目标专利旨在解决的技术问题最相似、且公开了最多技术特征的文献。
**首选最接近的对比文件：D5 (US20070290300A1)**
* **解决的技术问题**：D5旨在解决随着信号传输需求增加，通孔（TSV）数量增加导致的芯片面积增大、布线资源紧张以及串扰噪声（Crosstalk noise）问题。这与目标专利说明书 [0007] 段中提到的“常规设计使用较多路由资源”以及需要优化TSV布置的总体目标高度一致。
* **技术效果**：D5通过在单个贯通孔内形成多个隔离的导电层（"[0254] plural through-interconnects are formed in one through-hole"），并将其分别分配给电源、接地和信号（"[0259] GND lines... signal lines"），实现了高密度布线、串扰屏蔽和阻抗稳定。这实质上实现了目标专利中优化走线和提升电气性能的效果。
**次选/结合对比文件：D1 (US20060055049A1)**
* **互补性**：D5未直接强调将电源/接地触点移至芯片外围（特征B）。而D1恰好解决了电源和接地回路的电感问题（"[0003] the inductance associated with power and ground loops... becomes increasingly problematic"），并明确提出了将旁路电容（及其电源/接地过孔）布置在周边（"[0023] around the perimeter"）。
**未被最接近对比文件（D5）公开的特征是否被其他文件公开？**
* 特征B（外围布置电源/接地）被 **D1** 实质公开。
* 特征G、H、I（M与N不等）**未被D1-D8中任何一篇明确公开**。
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### 三、 若提出无效请求，最薄弱的技术特征
如果要对该专利提出无效宣告请求，**最薄弱（即最容易被攻破）的技术特征是特征 G、H 和 I**（即第一触点连接N个通孔，第二触点连接M个通孔，且M≠N）。
**攻破策略与理由：**
1. **公知常识的直接应用 (Ohm's Law & Capacitance)**：虽然D1-D8没有明确写出“M≠N”，但根据目标专利说明书 [0024] 段的自认：“随着在单一触点处的TSV的数目增加，电阻减少，同时电容增加……触点412与单一TSV连通以减小……电容……触点413与两个TSV连通以减小电源……之间的电阻量”。
2. **缺乏创造性 (Lack of Inventive Step)**：对于本领域的技术人员（ experienced patent agent/engineer in semiconductor layout）而言，电源/接地线需要通过增加过孔数量来降低寄生电阻（IR Drop）以承载大电流，而高频信号线需要减少过孔数量以降低寄生电容（RC Delay），这属于**集成电路物理设计（Physical Design/Routing）中的基本物理定律和公知常识**。
3. **结合方式**：可以采用 **D5（作为最接近的对比文件，公开了中心/边缘的信号/电源屏蔽排布理念） + 本领域公知常识（根据电流和阻抗需求为不同触点分配不同数量的过孔）** 的方式来论证其不具备创造性。特征G、H、I并未带来预料不到的技术效果，仅仅是公知电学原理的常规尺寸设计选择（Routine Design Choice）。
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为了进一步完善无效宣告请求书的撰写，您是否需要我基于上述分析，直接生成一份针对特征G、H、I的创造性评述（结合公知常识的“三步法”推导）？
你好！作为同行，我很乐意与你一起探讨这篇专利的无效宣告策略。针对目标专利（CN102782842B）的权利要求1，结合你提供的6份对比文件，我进行了详细的特征拆解与技术比对。
在本次分析中，**D3 (TW200943510A)** 和 **D5 (JPWO2010023812A1)** 是最具杀伤力的文件。以下是详细的对比分析过程。
### 一、 权利要求1技术特征比对表
为清晰起见，我们将权利要求1拆解为A-I共9个技术特征，并主要与D3、D5进行比对（D1作为反向教导参考）。
| 技术特征 | 目标专利权利要求1内容 | D3 (TW200943510A) 的公开情况 | D5 (JPWO2010023812A1) 的公开情况 |
| A | 包含：电触点阵列（接地、电力、信号） | 实质公开。公开了半导体晶片(301)及其接触焊垫(303a)，包含信号、电源及接地终端（图6，段落[0016]）。 | 实质公开。公开了贯通电极(5)及电极焊盘，包含信号、电源及接地（段落[0065]-[0068]）。 |
| B | 电力和接地触点阵列布置在芯片外围 | 实质公开。公开了提供电源及接地的銲区(610)沿基板周边的周边区域排列（图6，段落[0016]）。 | 未明确公开整体布局位置。 |
| C | 信号触点阵列布置在中心，比电力/接地触点距边缘更远 | 实质公开。公开了信号銲区(611)配置在中心基板区域(512a)（图5、图6，段落[0014]、[0016]）。 | 未明确公开整体布局位置。 |
| D | 信号触点阵列至少部分地被接地金属层包围 | 未公开。 | 实质公开/教导。公开了信号贯通电极周围交替布置电源和接地电极作为屏蔽（段落[0075]）。 |
| E | 及多个通孔 | 毫无异议公开。公开了自第一表面延伸至第二表面的通孔(305, 511)（段落[0011]）。 | 毫无异议公开。公开了贯通电极(5)（TSV）。 |
| F | 通孔将至少一个电路耦合到电触点阵列 | 实质公开。公开了通孔(511)在晶片下方用作信号连接，建立电路径（段落[0015]、[0018]）。 | 实质公开。贯通电极连接布线层和活性元件。 |
| G | 第一电触点耦合到N个通孔 | 未明确公开。D3通常图示为一个焊垫对应一个通孔。 | 实质公开。公开了同一电极群内，多个贯通电极对应同一信号或电源/接地（段落[0065]-[0068]）。 |
| H | 第二电触点耦合到M个通孔 | 未明确公开。 | 实质公开。同上，教导了基于降低电阻等需求为一个节点配置多个通孔。 |
| I | M及N为不同正整数 | 未公开。 | 未明确公开绝对差异，但给出教导。教导了根据功能（如降低电源线电阻）灵活配置通孔数量。 |
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### 二、 最接近的现有技术 (CPA) 评析
**结论：D3 (TW200943510A) 最适合作为创造性分析中的最接近的现有技术 (CPA)。**
**1. 解决的技术问题角度：**
目标专利的核心技术问题之一是解决常规BGA封装中，由于电力/接地触点占据中心区域导致的布线资源消耗大，以及边缘缺乏支撑导致的机械扭矩问题（目标专利说明书 [0007]-[0008]）。
D3 解决的正是极度相似的问题：为了在有限空间内容纳更多非共通网状分配的信号I/O，打破了常规布局，将中心区域让给信号焊区（信号I/O），而将共通网状分配的电源/接地放置在周边区域（D3说明书 [0008]-[0016]）。两者的宏观布局思路（信号居中，电源/接地在外）高度一致。
**2. 技术效果角度：**
D3 通过将信号移至中心并使用通孔（导电通孔 511/702），实现了增加I/O数量和优化布线的技术效果。这与目标专利通过特征A、B、C、E、F实现的技术效果实质相同。
*(注：D1 (US20090206493A1) 恰恰是反向教导。D1强调信号焊盘在边缘（图3，78），电源/接地在中心（图3，74/76）。如果以D1为CPA，目标专利的布局特征C则具备了克服技术偏见的高度，这对无效请求是极为不利的。)*
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### 三、 区别技术特征及结合启示
以 **D3** 为最接近的现有技术，权利要求1未被D3公开的区别技术特征为：
1. **特征D**：信号触点阵列至少部分地被接地金属层包围。
2. **特征G、H、I**：不同类型的电触点耦合不同数量的通孔（M与N不相等）。
**无效组合策略：D3 + D5 + 本领域的公知常识**
* **针对区别特征D的攻防：**
特征D的作用是电磁屏蔽。**D5 (JPWO2010023812A1)** 在段落[0075]中明确教导了：“信号贯通电极(30)周围交替布置电源和接地电极...作为防信号间相互干扰的屏蔽”。虽然D5描述的是通孔级别的屏蔽，但利用接地结构（通孔或金属层）包围信号结构以实现电磁屏蔽（EMI Shielding）是半导体封装领域极其普遍的公知常识。本领域技术人员在D3的基础上，为了提高中心区域密集信号触点的信号完整性，容易想到引入接地金属层进行屏蔽。
* **针对区别特征G、H、I的攻防：**
特征G、H、I的核心在于：同一芯片上，有的触点对应1个通孔（例如信号，为了低电容），有的触点对应多个通孔（例如电源/接地，为了低电阻）。**D5** 在段落[0068]明确指出了为了实现“电源线的低电阻化”，配置“相同电源电压输入的2个贯通电极(31a, 31b)”。这给出了强烈的技术启示：**通孔的数量应当根据该触点承载的电学属性（电源需要低阻抗，信号需要低寄生）来进行适应性调整**。本领域技术人员在面对D3的布局时，为了优化中心信号的高速传输和周边电源的供电能力，有动机结合D5的教导，为电源触点分配更多的通孔（M），为信号触点分配较少的通孔（N），从而得出M≠N的结论。
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### 四、 无效请求中最薄弱的技术特征
在准备无效宣告请求书时，**特征G、H、I（M及N为具有不同值的正整数，即不同触点连接不同数量的通孔）是目标专利最薄弱的技术特征。**
**分析理由：**
虽然乍看之下“不同数量的通孔”似乎是一个巧妙的非对称设计，但在半导体IC设计和先进封装（如Flip Chip, TSV工艺）中，这完全属于**“常规电学权衡（Trade-off）设计的直接推导”**。
1. **欧姆定律与寄生电容的基础应用**：任何一个版图工程师都清楚，供电网络（PDN）需要极低的IR Drop（电压降），因此电源/接地节点必须并联多个通孔或大面积走线；而高速信号线（Signal）对寄生电容（Capacitance）极其敏感，增加通孔等于增加电容，因此信号节点通常只用单根通孔。目标专利在说明书[0024]中也自己承认了这一基本物理规律。
2. **缺乏与布局的协同进步（Synergy）**：特征G、H、I（通孔数量差异）与特征B、C（信号居中、电源在外的几何布局）之间，并没有产生意料不到的协同技术效果。无论触点是在中心还是在外围，电源多通孔、信号少通孔的物理法则都适用。
3. **举证容易**：在实际无效实务中，除了D5之外，如果需要补强，在任何一本关于ASIC物理设计、TSV封装或电源完整性（PI）的经典教科书中，都能轻易找到“为电源焊盘分配多个过孔阵列，为信号分配单一过孔”的标准设计规范（Design Rules）作为公知常识证据。
因此，在撰写无效理由时，应重锤敲打特征G、H、I属于本领域常规设计选择，不具备实质性特点。
权利要求2
根据权利要求1所述的半导体芯片，其中所述第一电触点包含电力触点，且其中所述第二电触点包含信号触点，且另外其中M大于N。
权利要求3
根据权利要求1所述的半导体芯片，其中所述多个通孔包含至少一个热通孔。
权利要求4
根据权利要求1所述的半导体芯片，其中所述多个通孔包含穿硅通孔TSV。
权利要求5
根据权利要求1所述的半导体芯片，其中所述N个通孔直接耦合到所述第一电触点。
权利要求6
根据权利要求1所述的半导体芯片，其中所述N个通孔通过再分配层耦合到所述第一电触点。
权利要求7
根据权利要求1所述的半导体芯片，其进一步包含： 多个支撑凸块，其位于所述电触点阵列外部，所述支撑凸块提供用于包括所述半导体芯片的芯片封装的机械支撑。
权利要求8
根据权利要求7所述的半导体芯片，其中所述半导体芯片包含逻辑芯片，所述逻辑芯片耦合到所述芯片封装中的存储器芯片。
权利要求9
根据权利要求1所述的半导体芯片，其并入到音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和/或计算机中。
权利要求10
一种半导体芯片，其包含： 电触点阵列，其包含： 用于提供在所述半导体芯片外部的电接触的电力装置； 用于提供在所述半导体芯片外部的电接触的信号装置；及 用于在所述半导体芯片的外部提供电触点的接地装置； 用于耦合到所述半导体芯片中的第一电路的第一装置，所述第一电路耦合装置与所述第一电接触装置连通；及用于耦合到所述半导体芯片中的第二电路的第二装置，所述第二电路耦合装置与所述第二电接触装置连通； 其中第一电路耦合装置的数目不同于第二电路耦合装置的数目；及其中所述电力装置和所述接地装置布置在所述半导体芯片的外围，所述信号装置布置在所述半导体芯片的中心且比所述电力装置和所述接地装置距所述半导体芯片的边缘隔开更远，且所述信号装置至少部分地被接地金属层包围。
权利要求11
根据权利要求10所述的半导体芯片，其中所述电力装置、所述信号装置以及所述接地装置包含在球状栅格阵列中的焊料球。
权利要求12
根据权利要求10所述的半导体芯片，其中所述第一及第二电路耦合装置包含穿硅通孔TSV。
权利要求13
根据权利要求10所述的半导体芯片，其中所述第一电路耦合装置的数目大于所述第二电路耦合装置的数目。
权利要求14
根据权利要求10所述的半导体芯片，其中所述半导体芯片被包括在具有存储器芯片的芯片封装中，其中所述电力装置及所述信号装置提供与所述存储器芯片上的多个触点的电连通。
权利要求15
根据权利要求10所述的半导体芯片，其并入到音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和/或计算机中。
权利要求16
一种制造半导体芯片的方法，所述制造方法包含： 制造多个通孔，所述多个通孔耦合到所述半导体芯片中的至少一个电路；及制造与所述多个通孔连通的电触点阵列，所述电触点阵列包含接地触点阵列，电力触点阵列以及信号触点阵列，其中所述电触点阵列中的所述电触点中的第一者耦合到所述多个通孔中的N个通孔，且其中所述电触点阵列中的所述电触点中的第二者耦合到所述多个通孔中的M个通孔，其中M及N为具有不同值的正整数； 将所述电力触点阵列和所述接地触点阵列布置在所述半导体芯片的外围； 将所述信号触点阵列布置在所述半导体芯片的中心且比所述电力触点阵列和所述接地触点阵列距所述半导体芯片的边缘隔开更远；且将所述信号触点阵列布置在接地金属层内。
权利要求17
根据权利要求16所述的方法，其进一步包含：在芯片封装中将所述半导体芯片与另一半导体芯片进行堆叠。
权利要求18
根据权利要求16所述的方法，其进一步包含： 将所述半导体芯片并入到音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和/或计算机中。
权利要求19
一种制造半导体芯片的方法，所述制造方法包含以下步骤：制造耦合到所述半导体芯片中的至少一个电路的多个通孔；及制造与所述多个通孔连通的电触点阵列，所述电触点阵列包含接地触点阵列，电力触点阵列以及信号触点阵列，其中所述电触点阵列中的所述电触点中的第一者耦合到所述多个通孔中的N个通孔，且其中所述电触点阵列中的所述电触点中的第二者耦合到所述多个通孔中的M个通孔，其中M及N为具有不同值的正整数； 将所述电力触点阵列和所述接地触点阵列布置在所述半导体芯片的外围； 将所述信号触点阵列布置在所述半导体芯片的中心且比所述电力触点阵列和所述接地触点阵列距所述半导体芯片的边缘隔开更远，且将所述信号触点阵列布置在接地金属层内。
权利要求20
根据权利要求19所述的方法，其中所述电触点阵列包含焊料凸块。
权利要求21
根据权利要求19所述的方法，其进一步包含：在芯片封装中将所述半导体芯片与另一半导体芯片进行堆叠。
权利要求22
根据权利要求19所述的方法，其进一步包含： 将所述半导体芯片并入到音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和/或计算机中。