你好！很高兴为您进行这份专业的专利权利要求比对与创造性分析。作为专利代理师，在处理标准单元架构（Standard Cell Architecture）这类高度注重布局优化和布线效率的案件时，我们需要极其严谨地审视对比文件中关于物理边界、扩散区连续性以及引脚/接触孔设置的细微差别。

为了使分析更加清晰，我将提供的对比文件按同族/关联关系分为三组：

• 第一组（D1）：US4570176A

• 第二组（D2）：JP2006005103A

• 第三组（D3/D4）：US20080105929A1 / JP2008118004A（连续扩散区与不对称边界设计）

• 第四组（D5/D6）：US20080283871A1 / JP2008288268A（连续扩散区与边界虚设栅极隔离）

下面，我将对权利要求1的技术特征进行拆解，并给出详尽的特征比对与最接近现有技术（CPA）的创造性分析。

一、 权利要求1技术特征拆解与比对表格

我将权利要求1拆解为A至H八个技术特征。以下是各对比文件对这些特征的公开情况总结（以同族中公开较详尽的D4和D6为主进行标注）：

二、 技术特征详细分析与原出处印证

1. 关于连续扩散区与边界虚设栅极（特征 A-E）

D5/D6 是这部分特征的完美公开者。在 D6 (JP2008288268A) 中，为了解决 STI（浅沟槽隔离）对缩微 CMOS 晶体管产生的应力影响，D6 提出了一种标准单元架构：

• 特征 A & B：在 [0069] 段中明确指出：“通过在标准单元的边界设置虚设 MOS 晶体管，可以使扩散区域与相邻的其他标准单元连续化（連続化することができる）。” 这实质公开了扩散区跨越单元并延伸到单元外。

• 特征 D & E：在 [0056]-[0058] 段中，D6 明确记载了在第二边界线（100b，即相对的边缘）上设置虚设 p 型 MOS 晶体管 10a、10b，并且其栅极 9a、9b 通过触点 13a、13b 连接到电源布线 101，从而“关断（オフする）”这些虚设晶体管。这就毫无异议地公开了位于相对边缘的虚设器件对，以及用导线将其耦合至供电源以将其禁用的特征。

2. 关于“不对称结扎”架构（特征 G、H）

这是目标专利的核心发明点：为了避免在多晶硅栅极结扎（禁用）时造成布线拥堵，目标专利采用“仅在一个边缘上结扎，另一边缘不结扎”的不对称设计。当单元拼接时，未结扎的一端可以共享相邻单元的结扎端。

• D5/D6 未公开：D6 的图1及说明书显示，左右两侧的虚设栅极 10a 和 10b 均通过内部触点连接到了电源线，是对称隔离结构。

• D3/D4 提供了关键启示：在 D4 (JP2008118004A) 的“实施例2”中，为了节省单元库的存储容量和优化布局，D4 提出了一种不对称的边界连接策略。在 [0067] 段中明确记载：“在实施例2中，仅在标准单元的既定的一方单元边界108侧，形成P型扩散层104与电源线102的连接部... 在另一方的单元边界108侧则未形成（他方のセル境界１０８側には形成されていない）。” 虽然 D4 此处的不对称是针对扩散区阱抽头（Well Tap）的连接，但它明确给出了“标准单元中边界连接结构的不对称设计，以依赖相邻单元拼接收获共享连接”的技术启示。

三、 创造性分析及最接近的对比文件（CPA）确立

1. 确立最接近的对比文件（CPA）

在进行创造性评价时，D6 (JP2008288268A) 或其同族 D5 是最适合作为最接近的对比文件 (CPA)。

• 解决的技术问题与效果相近：D6 与目标专利均致力于解决高级工艺节点下扩散区边缘（OD Edge）引发的性能退化或应力问题。两者采用的核心技术手段高度一致——即让扩散区延伸出单元边界，并使用绑定到电源/地线的“虚设栅极”在单元边界处进行电学隔离，而非使用物理的 STI 隔离。

• 结构特征高度重合：D6 公开了特征 A、B、C、D、E、F，仅缺少不对称的结扎布线结构（特征 G 和 H）。

2. 区别技术特征与客观技术问题

• 区别技术特征：权利要求1中，耦合到导线的虚设器件仅布置在单元的一个边缘上（特征G），而相对边缘上的虚设器件不与该侧供电源耦合（特征H）。（即“不对称的虚设栅极结扎”）。

• 客观技术问题：在连续扩散区的标准单元布局中，如何优化边界隔离器件的布线资源，减少冗余的触点和金属线连接，以进一步缩减单元面积或提升布线灵活性。

3. 创造性评述（D6 + D4 + 本领域常规技术手段）

权利要求1相对于 D6 与 D4 的结合不具备创造性。

论述逻辑：

1. 本领域技术人员在实施 D6 的标准单元布局时，会发现每个单元的左右两端都必须包含虚设栅极及其到电源/地线的触点（13a, 13b），这不可避免地占用了大量的局部布线（Local Routing）资源。

2. 当本领域技术人员寻求优化这种冗余边界连接的方案时，查阅到同为解决连续扩散区标准单元布局问题的 D4 (JP2008118004A)。

3. D4 在其“实施例2”（[0067]-[0068]段）中，明确给出了解决边界布线冗余的通用教导：将对称的边界连接结构改为不对称结构，即“仅在一个边界侧设置连接部，而相对的边界侧不设置连接部”，在实际布局时，通过让不带连接部的一侧与相邻单元带连接部的一侧拼接（Abutment）来共享连接（见 D4 图15 拼接示例）。

4. 基于 D4 给出的明确启示，本领域技术人员有强烈的动机将这种“不对称边界连接”的设计理念，转用到 D6 边界的“虚设栅极结扎连接”上。具体而言，即将 D6 中一侧的虚设栅极触点（如 13b）移除，使其保持不耦合状态（满足特征H），仅保留另一侧的触点（13a）（满足特征G）。在芯片顶层布局时，未结扎的虚设栅极将与相邻单元的已结扎虚设栅极物理重叠并共享其偏置状态，从而无需付出创造性劳动即可获得权利要求1的技术方案，并预期到节省布线资源的技术效果。

希望这份比对和分析能为您的无效请求或专利有效性评估提供有力的策略支撑。如果需要针对特定从属权利要求进一步深挖对比文件，请随时告知我。

你好！作为同行，我非常理解在专利无效宣告或诉讼程序中，精准剖析权利要求并将其与对比文件进行像素级比对的关键性。这份关于“共享扩散标准单元架构”的专利，其核心争议点在于标准单元边缘的隔离方式。

我们将严格依据目标专利说明书（CN104769718B）的内在逻辑，对权利要求1进行拆解解释，并紧密结合提供的对比文件进行特征比对和最接近的对比文件（CPA）分析。

一、 紧密结合说明书解释权利要求1

目标专利（CN104769718B）解决的核心技术问题是：在标准单元中，由于扩散区域边缘处的器件会显现出性能降级（如说明书 [0002] 段所述），因此需要让扩散区域延伸出单元边界。但延伸出边界后，边缘的多晶硅线会形成潜在的有效器件，如果它们有效，单元将无法正常工作。

权利要求1的核心逻辑可以分为三个层次：

1. 连续扩散与有源器件（特征A、B、C）： N型和P型扩散区域必须跨单元延伸并延伸到单元外，从而改善器件迁移率（见说明书 [0021] 段）。在扩散区上方设置导电栅极以形成有源半导体器件。

2. 边缘虚设器件（特征D）： 在单元的相对边缘布置虚设栅极对，与延伸的扩散区形成“虚设器件对”（即不在内部作为逻辑功能的器件）。

3. 不对称结扎/停用机制（特征E、F、G、H）： 这是本专利的核心发明点。为了禁用边缘的虚设器件，单元内部通过第一导线（栅极结扎线）将虚设栅极耦合到供电源（拉高或拉低电平使其截止）。但根据说明书 [0024] 段，电源仅在单元的一侧上可用（不对称架构，一指单元），因此只有仅一个边缘上的虚设器件被内部结扎（耦合到供电源），而相对边缘上的虚设器件在单元内部不耦合至该供电源（处于未结扎状态）。其技术效果是：依靠相邻单元放置时，利用相邻单元的已结扎栅极来关闭本单元的未结扎栅极（说明书 [0026] 段），从而节省单元内部布线空间。

二、 对比文件特征比对矩阵

基于上述分析，我们选取公开了“标准单元边界虚设栅极（Dummy Gate）”相关技术的D2、D4、D5和D6进行重点比对。

三、 各对比文件详细出处及原文分析

1. 对比文件 D2 (US2010133625A1)

• 实质公开特征A/B（跨单元延伸的扩散区）：

  • 原文出处： [0069] "Moreover, since the dummy MOS transistors are provided on the borderlines of the standard cell, diffused regions can be formed continuously from the other standard cells adjacent to the diffused regions."（由于虚设MOS晶体管设在标准单元的边界线上，扩散区域可以从相邻的其它标准单元连续形成。）

• 毫无异议公开特征C、D、E（边缘虚设栅极对及电源禁用）：

  • 原文出处： [0057] "third gate electrodes 9a and 9b of the dummy p-type MOS transistors 10a and 10b are connected to the power supply wiring... to turn off the dummy p-type MOS transistors 10a and 10b." 以及 [0063] 针对n-type的接地描述。

  • 区别点： D2中的虚设栅极在单元的左右两侧边界（second borderlines 100b）均被连接到了电源/地以进行关闭，属于对称结扎，未公开特征F、G、H的不对称结构。

2. 对比文件 D4 (US2011156755A1)

• 实质公开特征A/B、C、D、E：

  • 原文出处： [0041] "pairs of isolation MOSFETs 210 may be disposed on either side of all logic gates, thereby functioning as gate isolators... PMOS FET 213 is coupled to Vdd 220 and NMOS FET 216 is coupled to GND 330, these MOSFETs 210 do not function as logic gates."

  • 区别点： 同样在单元的左右两侧均设置了隔离MOSFET对并连接电源（either side），未公开不对称结扎的特征F、G、H。

3. 对比文件 D5 (US08039874B2)

• 毫无异议公开特征A/B（连续扩散区）：

  • 原文出处： [0031] "the N-type diffusion layer 103 is formed near the grounding wire 101 and at least formed from one cell boundary 108 to the other cell boundary 108 without isolation."

     

     

• 实质公开特征F（单侧电源连接结构）：

   

   

  • 原文出处： [0068] "The standard cell of the second embodiment has a connecting portion for connecting the N-type diffusion layer 103... at only one fixed cell boundary 108. No connecting portion is formed at the opposite cell boundary 108."（第二实施例的标准单元仅在一个固定的单元边界处具有连接部分...在相对的单元边界处不形成连接部分。）

     

     

  • 区别点： D5是使扩散区单侧连接电源，而不是使边缘虚设栅极单侧连接电源。它虽然公开了不对称结构的思想，但具体实施对象与本专利不同。

4. 对比文件 D6 (JPH04372168A)

• 毫无异议公开特征C、D、E（边缘隔离栅极及结扎）：

  • 原文出处： [0012] "Ｐ型拡散領域６ａは...ポリシリコンゲート４ａにより分離され、Ｐ型拡散領域６ｅは...ポリシリコンゲート４ｄにより分離され"（P型扩散区6a由连接到VDD的栅极4a分离，P型扩散区6e由连接到VDD的栅极4d分离）。

  • 区别点： 两侧栅极（4a和4d）均连接到VDD，属于对称隔离，未公开F、G、H。

四、 最接近的对比文件（CPA）分析

在进行创造性分析时，D2 (US2010133625A1) 是最适合作为最接近的对比文件（CPA）的。

1. 从整体解决的技术问题角度：

目标专利的核心技术问题是为了解决STI（浅沟槽隔离）带来的应力和性能降级，允许扩散区跨单元边界连续，并使用边缘虚设栅极来做电气隔离。

D2 明确提出了完全相同的技术问题和基础解决方案。D2 在背景技术 [0005]-[0009] 中明确指出为了避免STI应力对MOS晶体管阈值电压的影响，在 [0067]-[0069] 中提出通过在边界设置被禁用的虚设MOS晶体管（Dummy MOS），使得扩散区可以连续形成（避免了STI的物理隔离）。

2. 从技术效果角度：

D2 已经实现了目标专利中“连续扩散提升性能 + 边缘栅极关闭防止误导通”的绝大部分技术效果。目标专利相对于 D2 唯一剩余的技术效果是：通过不对称的结扎（仅一侧连接电源），依靠相邻单元拼接来完成另一侧的结扎，从而进一步节省单元内部布线面积。

备选 CPA 策略：

• D4 同样可以作为极佳的备选 CPA，它也明确指出了使用“隔离MOSFET对（isolation MOSFETs）”放置在逻辑门两侧以降低漏电流，并统一了栅极间距（pitch）。

• 在构建创造性无效理由时，最强有力的逻辑主线将是：以 D2 为 CPA，结合 D5 的教导。D5 在 [0068]-[0069] 中明确教导了为了节省标准单元库的面积（"more memory capacity in the cell library can be saved"），可以将双侧对称的边界连接结构优化为“单侧连接（不对称）结构”，然后通过拼接两个单元来完成完整的电路。本领域技术人员有动机将 D5 的单侧不对称设计思想应用到 D2 的边缘虚设栅极上，从而轻易得出目标专利权利要求1的技术方案。

希望以上分析对制定无效策略有所帮助。是否需要我进一步利用 D2 和 D5，为您起草一份符合专利局审查标准的“创造性三步法（Problem-Solution Approach）”详细无效论述框架？

你好！同行。作为一名经验丰富的专利代理师，我非常乐意协助你完成这项侵权/无效分析工作。

基于你提供的目标专利说明书（CN104769718B）以及四篇对比文件（D1-D4），我们需要判断对比文件是否单独或组合地公开了权利要求1中的技术特征F、G和H。

在深入对比文件之前，我们先明确这三个特征在目标专利中的技术实质：

目标专利（特别是图2和段落[0022]-[0026]）描述了一种“不对称”的单指标准单元架构。由于电源（PWR/GND）仅布置在单元的一侧（特征F），因此只能在该侧通过导线将边缘的虚设栅极“结扎”（即连接至电源以禁用器件）（特征G）。而该单元相对边缘上的虚设栅极则处于“未结扎”状态（不耦合至该电源）（特征H），它需要依靠拼接相邻单元的“结扎”虚设栅极来实现禁用。

接下来，我们将紧密结合各对比文件的原文和具体实施例，逐一进行详细拆解。

一、 对比文件单独公开情况分析

1. 对比文件 D1 (US4570176A)

• 分析：D1提出了一种利用晶体管隔离（Transistor Isolation）代替场氧隔离的技术。原文提到“a pair of isolation transistors 64 and 65 are positioned at cell boundary 18... where isolation transistor 64 is connected to the positive power supply (5 V) and isolation transistor 65 is connected to the negative power supply (0 V).”

• 针对特征F/G/H：D1确实公开了在单元边界处设置隔离晶体管并将其连接到电源以使其永久关闭（相当于禁用的虚设器件）。然而，D1中的隔离晶体管是对称布置在单元的各个边界（边界18、20、22、24）上的，并且均连接到了电源。D1并未公开电源仅在单元一侧（特征F），也未公开仅在一个边缘上结扎（特征G），更未公开相对边缘的虚设器件不耦合至电源（特征H）。

2. 对比文件 D2 (CN1710711A)

• 分析：D2主要解决栅极间距不规则导致的晶体管性能零散问题。实施例1（图1）公开了将栅极（108、110等）固定在电源电位使晶体管处于截止状态。实施例4（图4）公开了在单元边界设置共享的伪栅极（452、453），并提到“将栅极411、418固定在电源电位或接地电位上，使晶体管Tr411、Tr418截止”。

• 针对特征F/G/H：D2虽然公开了禁用晶体管（处于截止状态）以及在边界设置伪栅极，但其电源布线（电源布线402和接地布线403）是分布在单元的上下两端的（非一侧，未公开特征F）。同时，D2没有任何实施例教导将其设计为“不对称”结构（即一侧禁用，另一侧悬空不连接电源）。因此，D2未公开特征F、G和H。

3. 对比文件 D3 (JP2008118004A)

• 分析：D3公开了一种通过共享扩散层来确保LOD（扩散层长度）的标准单元。在实施例2（图12，Standard cell 5）中，D3确实提到了一种“不对称”的物理连接：“実施の形態２では、スタンダードセルの決められた一方のセル境界１０８側のみに、Ｐ型拡散層１０４と電源線１０２との接続部...が形成されており、他方のセル境界１０８側には形成されていない”（实施形态2中，仅在标准单元规定的一方单元边界108侧形成P型扩散层与电源线的连接部...另一方不形成）。

• 针对特征F/G/H：D3的图12确实公开了某种形式的“不对称”电源连接，但这仅仅是扩散层（有源区）与电源线的连接，目的是为了节省标准单元库的空间，而不是针对虚设栅极（Dummy Gate）的控制。D3在图6（Cell 4）中确实公开了虚设晶体管P8/N8，但并未将“不对称连接”应用于虚设晶体管的栅极使其一侧禁用、一侧悬空。因此，D3未实质公开特征F、G和H。

4. 对比文件 D4 (US20080283871A1)

• 分析：D4明确公开了使用虚设MOS晶体管进行器件隔离以避免STI应力。原文指出：“dummy p-type MOS transistors 10a and 10b include third gate electrodes 9a and 9b which are disposed on the second borderlines 100b... being connected to power supply wiring 101”。

• 针对特征F/G/H：D4的图1非常清晰地显示了虚设晶体管（10a, 10b, 12a, 12b）布置在单元的左右两侧边界（second borderlines 100b）上，并且两侧的虚设栅极（9a, 9b, 11a, 11b）均连接到了电源或接地线以实现对称关闭。D4的技术方案本质上依赖于两侧同时隔离，完全没有公开或暗示保留一侧虚设栅极不接电源（特征H）的教导。

二、 对比文件组合情况分析

即使我们将 D1、D2、D3 和 D4 结合起来，也无法毫无疑义地得出目标专利的技术方案：

1. 缺乏技术启示：D1、D2和D4关于边缘隔离晶体管的教导，核心都在于确保边界处的隔离，因此它们的常规设计逻辑是必须将两侧的边界虚设栅极都连接至供电源（对称结扎）。

2. 技术阻碍：如果按照现有技术（如D4）的逻辑，将单元一侧的虚设晶体管悬空（不接电源），会导致该侧边界无法实现可靠的电气隔离，产生漏电风险（Leakage current）。现有技术中没有任何动机去故意留下一个“未结扎”的虚设栅极。

3. 目标专利之所以敢于留下“未结扎”的虚设器件（特征H），是因为其拥有一个完整的架构级设计（通过相邻单元的放置来完成结扎，即图4A-4B的拼接逻辑）。D3虽然提到了扩散层的不对称连接，但无法自然结合到边缘栅极的电位控制上。

三、 特征比对表格

结论

综上所述，对比文件 D1 (US4570176A)、D2 (CN1710711A)、D3 (JP2008118004A) 和 D4 (US20080283871A1) 无论是单独还是相互组合，均没有毫无疑义地公开、也没有实质公开目标专利权利要求1中的技术特征F、G和H。目标专利通过不对称的栅极结扎架构，解决了单侧供电限制下的标准单元共享扩散区问题，这在上述现有技术中均未得到体现，具备较强的抗辩空间。

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你好！作为一名专业的专利代理师，我非常乐意协助你完成这项侵权分析/无效检索比对工作。

在深入对比文件之前，为了更好地**理解（UNDERSTAND）**权利要求1中技术特征F、G、H的保护核心，我们需要紧密结合目标专利说明书（CN104769718B）进行解读。

目标专利特征 F、G、H 的核心技术原理解读

根据目标专利说明书（特别是**[0022]-[0026]段及图2、图4A的记载），技术特征F、G、H共同限定了一种不对称的一指标准单元架构（Asymmetrical Standard Cell Architecture）**。

• 特征F（供电源在单元的一侧上）：指出了一指单元布局中的物理限制，即供电（PWR/GND）仅在单元的某一侧可用。

• 特征G（仅一个边缘的虚设器件耦合到供电）与特征H（相对边缘的虚设器件不耦合至供电）：这是对特征F这种物理限制的解决方案。由于只有一侧有供电，因此只能在这一侧的边缘形成**“经结扎的虚设栅极（tied-off dummy gate）”以禁用器件（如说明书图2中的左侧208）。而相对的另一侧边缘则形成“未结扎的虚设栅极（un-tied dummy gate）”**（如右侧218）。当两个单元拼接时（图4A），前一单元未结扎的虚设栅极与后一单元经结扎的虚设栅极共享，从而使得所有的虚设器件最终都被禁用。

这种“单侧结扎、单侧悬空、相邻共享”的设计，其目的在于在不增加额外漏电流的前提下，允许扩散区延伸出单元边界以提升器件性能，同时解决了一指单元内部供电布线受限的问题。

对比文件分析

以下我们将逐一分析提供的对比文件（D1-D4），看其是否公开了这种“不对称的虚设栅极结扎”特征。

1. D1: US20100133625A1 (SEMICONDUCTOR INTEGRATED CIRCUIT)

• 分析：D1 明确公开了在标准单元的相对两侧边界（second borderlines 100b）上布置虚设晶体管（dummy p-type 10a/10b 和 dummy n-type 12a/12b）以进行器件隔离。

• 是否公开 G/H：没有公开。D1 说明书原文第 [0058] 段明确记载：“The third gate electrodes 9a and 9b of the dummy p-type MOS transistors 10a and 10b are connected to the power supply wiring... so as to turn off the dummy p-type MOS transistors 10a and 10b.” 第 [0063] 段也对 N型虚设晶体管做了类似记载（全部接地禁用）。这表明 D1 采用的是完全对称的结扎方式，单元左右两边缘的虚设栅极均被耦合至供电网络以禁用器件。这与特征 G（仅一个边缘）和特征 H（相对边缘不耦合）截然相反。

2. D2: US20110073953A1 (SEMICONDUCTOR INTEGRATED CIRCUIT)

• 分析：D2 主要探讨为了减少光学邻近效应（OPC），使用完全一维线性且不中断的栅极排布来实现锁存器/触发器。说明书第 [0034] 段提及了虚设栅极线 GD1-GD4。

• 是否公开 G/H：没有公开。D2 原文第 [0034] 段记载：“The dummy gate lines GD1, GD4 are not electrically connected to any one of the PMOS transistors... and the NMOS transistors”。D2 的虚设栅极是完全不连接（悬空）的，或者如后续段落所述通过连接线内部相连，并未公开将“单元一侧边缘的虚设器件耦合至供电禁用，而另一侧不耦合”的不对称设计。

3. D3: US20110156755A1 (FLEXIBLE CMOS LIBRARY ARCHITECTURE...)

• 分析：D3 探讨了使用不同沟道长度的 MOSFET 来平衡漏电流与速度，并在逻辑门的两侧放置隔离 MOSFET 组（pairs of isolation MOSFETs 210）。

• 是否公开 G/H：没有公开。D3 说明书第 [0041] 段明确记载：“In each pair of isolation MOSFETs 210... PMOS FET 213... may be coupled to a power supply line Vdd 220, while a NMOS FET 216... may be coupled to ground line GND 230... pairs of isolation MOSFETs 210 may be disposed on either side of all logic gates...”。这再次证明了 D3 采用的是**在所有逻辑门的两侧对称放置并结扎（禁用）**的隔离晶体管架构，没有公开特征 G 和 H 的不对称结构。

4. D4: JPH04372168A (FORMING METHOD FOR LAYOUT PATTERN DATA)

• 分析：D4 是关于标准单元版图生成方法，提到当相邻单元边界处的隔离门电位一致时，可以将版图重叠以节省面积（如原文 [0023]-[0024] 段）。

• 是否公开 G/H：没有公开。D4 解决的是版图拼接时的多余图形消除问题，其前提是两个相邻单元各自原本都具有独立且连接到电源的隔离栅极（同电位），它没有公开在单个标准单元内部故意采用“一侧结扎、一侧不结扎”的物理结构。

特征比对表格

分析结论

对比文件 D1、D2、D3、D4 无论是单独还是组合，均没有毫无疑义的公开或实质公开权利要求1中的技术特征F、G和H。

这四篇对比文件在处理相邻单元隔离时，采用的均是对称结构（即在单元左右两边界均布置完全成型且与电源/地接通的禁用晶体管）。目标专利的精髓在于突破了这种对称思维，利用标准单元拼图的特性，在供电受限的“一指单元”中采取了“单侧结扎、单侧悬空”的非对称架构，通过相邻单元的拼接来完成闭环。这一构思在上述对比文件中均未获得任何启示。

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