对比文件名称：发明申请_US20140117454A1 FinFET with Dummy Gate on Non-Recessed Shallow Trench Isolation (STI)
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：专利创造性评估模型
特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：衬底，包括具有顶表面的本体** <br>**《直接公开》** | “...a silicon or silicon-containing substrate 14.” (参见背景技术部分，结合图1-2的描述) <br> “...the semiconductor substrate 32...” (参见详细描述部分第[0014]段) | 对比文件明确公开了FinFET器件形成于半导体衬底（substrate）上，该衬底必然具有本体和顶表面。本领域技术人员能毫无疑义地得出该技术特征。 |
| **技术特征B：FET器件，包括：源极，设置在所述衬底中** <br>**《隐含公开》** | “FinFETs or multiple gate transistors are used...” (参见背景技术部分第[0002]段) <br> 图3展示了完整的FinFET 28结构。 | FinFET是一种场效应晶体管（FET）。一个完整的、可工作的FinFET必然包含源极和漏极区域，这是本领域公知常识。对比文件整体描述的是FinFET器件，因此本领域技术人员能够合理推断该器件包含设置在衬底中的源极。 |
| **技术特征C：漏极，设置在所述衬底中** <br>**《隐含公开》** | 同技术特征B引用。 | 理由同技术特征B。一个完整的FinFET必然包含漏极。本领域技术人员能够从对比文件公开的FinFET器件中合理推断出存在设置在衬底中的漏极。 |
| **技术特征D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间** <br>**《直接公开》** | “...active gates 40.” (参见详细描述部分第[0014]段) <br> “Each of the fins 30 supports one of the active gates 40.” (参见详细描述部分第[0017]段) | 对比文件直接公开了“有源栅极（active gates）”，并且这些栅极形成在鳍（fins）上。在FinFET结构中，鳍用于形成沟道，源极和漏极区域位于鳍的两侧，因此有源栅极必然形成在源极与漏极之间以控制沟道。其具有宽度是本领域公知属性。因此该特征被直接公开。 |
| **技术特征E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度** <br>**未公开** | “...a non-recessed shallow trench isolation (STI) region 34...” (参见详细描述部分第[0014]段) <br> “...recessed shallow trench isolation regions 36...” (参见详细描述部分第[0016]段) | 对比文件公开了浅沟槽隔离（STI）区域，其可视为一种扩散中断结构，并且邻近FinFET器件设置。然而，对比文件完全没有提及或暗示该STI区域邻近源极或漏极中的哪一个设置，更没有公开由于邻近该隔离结构而导致源极或漏极的注入深度出现差异。目标专利该特征旨在解决因隔离结构邻近导致的源/漏外延生长不均匀进而引起注入深度不同的问题，对比文件未涉及此技术问题或技术效果。 |
| **技术特征F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。** <br>**未公开** | “...a dummy gate 38...” (参见详细描述部分第[0014]段) <br> “...the dummy gate 38 is horizontally aligned with the active gates 40.” (参见详细描述部分第[0017]段) <br> “...the dummy gate 38 is formed over the non-recessed STI region 34.” (参见详细描述部分第[0021]段) | 对比文件确实公开了伪栅极（dummy gate）形成在非凹陷的STI区域（扩散中断）上方，并且与有源栅极水平对齐（即邻近）。但是，对比文件全文未提及伪栅极和有源栅极的具体宽度，更没有公开两者宽度之间存在“伪栅极宽度小于有源栅极宽度”的“栅极宽度余裕”关系。目标专利的非对称宽度布局是其核心创新点，用于解决特定技术问题（如增加栅极控制、保持节距等），而对比文件完全没有揭示或暗示这种宽度关系。 |
| **技术特征G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方** <br>**未公开** | 无相关描述。 | 对比文件未提及任何关于源极接触件（source contact）或漏极接触件的内容。图3及全文描述均未显示或讨论金属接触件的形成和位置。 |
| **技术特征H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。** <br>**未公开** | 无相关描述。 | 对比文件未提及任何接触件，因此更不可能公开接触件相对于有源栅极和伪栅极的特定位置关系（设置在两者之间）、以及两个距离之间的差值（隔离余裕）与栅极宽度余裕的数学关系（一半）。该特征是基于目标专利特定非对称布局衍生的具体位置关系，对比文件完全未涉及。 |
| **技术特征I：其中所述有源栅极宽度为十五(15)纳米(nm)** <br>**未公开** | 无相关描述。 | 对比文件未提供任何有源栅极宽度的具体数值。 |
| **技术特征J：其中所述伪栅极宽度为十三(13)nm** <br>**未公开** | 无相关描述。 | 对比文件未提供任何伪栅极宽度的具体数值。 |
| **技术特征K：以及其中所述隔离余裕为一(1)nm。** <br>**未公开** | 无相关描述。 | 对比文件未涉及接触件及其位置关系，故不可能公开隔离余裕的具体数值。 |
| **技术特征L：其中所述有源栅极宽度为十八(18)纳米(nm)** <br>**未公开** | 无相关描述。 | 对比文件未提供任何有源栅极宽度的具体数值。 |
| **技术特征M：其中所述伪栅极宽度为十四(14)nm** <br>**未公开** | 无相关描述。 | 对比文件未提供任何伪栅极宽度的具体数值。 |
| **技术特征N：以及其中所述隔离余裕为两(2)nm。** <br>**未公开** | 无相关描述。 | 对比文件未涉及接触件及其位置关系，故不可能公开隔离余裕的具体数值。 |
| **技术特征O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。** <br>**未公开** | 无相关描述。 | 对比文件未公开伪栅极宽度小于有源栅极宽度的“栅极宽度余裕”关系，因此更不可能公开该余裕的具体数值范围（至少2nm）。 |
| **技术特征P：其中所述有源栅极宽度为十五(15)nm** <br>**未公开** | 无相关描述。 | 同技术特征I。 |
| **技术特征Q：以及其中所述伪栅极宽度为十三(13)nm。** <br>**未公开** | 无相关描述。 | 同技术特征J。 |
| **技术特征R：其中所述有源栅极宽度为十七(17)nm** <br>**未公开** | 无相关描述。 | 对比文件未提供任何有源栅极宽度的具体数值。 |
| **技术特征S：以及其中所述伪栅极宽度为十四(14)nm。** <br>**未公开** | 无相关描述。 | 对比文件未提供任何伪栅极宽度的具体数值。 |
| **技术特征T：其中所述栅极宽度余裕至少为四(4)纳米(nm)** <br>**未公开** | 无相关描述。 | 对比文件未公开“栅极宽度余裕”关系，因此不可能公开该余裕的具体数值范围（至少4nm）。 |
| **技术特征U：以及其中所述有源栅极宽度为十八(18)nm。** <br>**未公开** | 无相关描述。 | 同技术特征L。 |
| **技术特征V：被集成到集成电路(IC)中。** <br>**《隐含公开》** | “Semiconductor devices comprise integrated circuits...” (参见背景技术部分第[0001]段) <br> “The disclosure may also be applied, however, to other integrated circuits...” (参见详细描述部分第[0011]段) | 对比文件明确其描述的FinFET器件是用于半导体器件和集成电路（IC）中。本领域技术人员能够毫无困难地理解，所描述的FinFET器件通常被制造并集成在更大的集成电路中。因此，该特征被隐含公开。 |
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