对比文件名称：发明授权_US08969958B1 Integrated MOS power transistor with body extension region for poly field plate depletion assist
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：专利创造性评估模型（特征比对）
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| A：包括：衬底，包括具有顶表面的本体 <br> **《未直接公开或隐含公开》** | 对比文件多处提及“substrate”，例如第[0012]段：“the substrate 10 is doped...”， 第[0042]段：“the substrate 110 is doped...”。 | 对比文件公开了半导体器件的衬底（substrate），这是所有半导体器件的基础部件。然而，目标专利权利要求中“包括具有顶表面的本体”这一描述，旨在更具体地定义衬底的结构特征，特别是在后续描述源极/漏极深度时作为参考平面。对比文件虽描述了衬底及其顶表面（例如形成沟槽、栅氧化层等），但“具有顶表面的本体”这一特定表述并未出现，且其在整个技术方案中的作用是为器件提供基础，而非专门为解决特定技术问题（如定义注入深度参考面）而强调的特征。本领域技术人员无法从对比文件毫无疑义地得出或必然推理出该特定表述所限定的技术特征。 |
| B：FET器件，包括：源极，设置在所述衬底中 <br> **《直接公开》** | 第[0012]段：“The P-type well 12 includes a double diffused source 16... The contact 24 functions as a source contact of the power transistor...” <br> 第[0042]段：“The P-type region 112 includes a double-diffused source 116... functions as the source of the split gate power transistor.” | 对比文件明确公开了其功率晶体管（一种FET器件）包含源极（source），并且该源极通过掺杂形成在衬底（substrate）中。这与目标专利权利要求中的“源极，设置在所述衬底中”的技术特征完全相同。 |
| C：漏极，设置在所述衬底中 <br> **《直接公开》** | 第[0012]段：“The substrate 10 is also doped to form a N+ region 18 within the N-type region 14. The N+ region 18 functions as the drain of the power transistor.” <br> 第[0042]段：“The substrate 110 is also doped to form a N+ region 118 within the N-type region 114. The N+ region 118 functions as the drain...” | 对比文件明确公开了其功率晶体管包含漏极（drain），并且该漏极通过掺杂形成在衬底（substrate）中。这与目标专利权利要求中的“漏极，设置在所述衬底中”的技术特征完全相同。 |
| D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间 <br> **《直接公开》** | 第[0013]段：“A polysilicon gate 30 is formed over the gate oxide 28.” <br> 第[0043]段：“A first polysilicon portion forms a polysilicon gate 130.” <br> 结合第[0012]、[0042]段对源、漏极位置的描述，以及附图1、2，可以明确栅极（gate）位于源极和漏极之间。栅极必然具有物理宽度。 | 对比文件公开了其晶体管包含多晶硅栅极（polysilicon gate），该栅极通过栅氧化层形成在衬底表面。从器件结构（如图1、2所示）可以明确，该栅极位于源极区域和漏极区域之间。该栅极在器件中起到控制沟道导电性的“有源”作用，即目标专利中的“有源栅极”。同时，任何物理结构都具有宽度，因此“具有有源栅极宽度”这一特征也被必然公开。因此，对比文件直接公开了该技术特征。 |
| E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度 <br> **《未直接公开或隐含公开》** | 第[0012]段：“A trench 26 is formed in a top surface of the substrate 10. The trench 26 is filled with field oxide... referred to as a shallow trench isolation (STI) region.” <br> 第[0042]段：“A trench 126 is formed in a top surface of the substrate 110. The trench 126 is filled with field oxide... referred to as a STI region.” | 对比文件公开了包含场氧化物填充的沟槽（trench filled with field oxide），即浅沟槽隔离（STI）区域，其功能是隔离和支持高耐压，可对应于目标专利中的“扩散中断”（如SDB）。对比文件的STI区域邻近晶体管的漏极设置（如图1、2所示）。然而，对比文件完全没有提及或暗示“源极和漏极中的邻近所述扩散中断的一个的深度大于另一个的深度”这一关键特征。目标专利中该深度差异是由于邻近扩散中断的漏极外延区域生长不均匀导致的，是解决其特定技术问题（栅极控制减弱）的关键之一。对比文件的技术方案（分裂栅以降低栅电荷）不涉及也未解决源/漏极深度差异的问题，因此本领域技术人员无法从对比文件得出或推理出该特征。 |
| F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。 <br> **《未直接公开或隐含公开》** | 第[0043]段：“A second polysilicon portion forms a field plate 132... The field plate 132 extends over the field oxide filled trench 126...” <br> 第[0040]段：“...a second portion forming a polysilicon field plate formed over a second portion of a transition region of the substrate. The field plate also extends over a drift region of the substrate, where the drift region is under a field oxide filled trench...” | 对比文件公开了其分裂栅结构中的场板（field plate），该场板由多晶硅构成，形成在场氧化物填充的沟槽（STI区域，即扩散中断）上方，并且邻近有源栅极（两者被间隙隔开）。场板具有物理宽度。然而，对比文件完全没有描述或暗示场板的宽度与有源栅极的宽度之间存在任何特定的大小关系，更没有公开“场板宽度小于有源栅极宽度一个栅极宽度余裕”这一非对称布局。目标专利中“伪栅极宽度小于有源栅极宽度”是其实现增加栅极控制、同时保持单元节距和减小漏电流的核心发明点。对比文件中场板与有源栅极的宽度是独立设计的，服务于降低栅电荷和反馈电容的不同目的，两者宽度关系未被限定，因此该特征未被公开。 |
| G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方 <br> **《隐含公开》** | 第[0012]段：“The contact 24 functions as a source contact of the power transistor... A source contact terminal 42 is coupled to the contact 24, and therefore to the source 16.” <br> 第[0042]段：“The contact 124 functions as a source contact... A source contact terminal 142 is coupled to the contact 124, and therefore to the source 116.” | 对比文件明确公开了与源极电连接的源极接触端子（source contact terminal）。从附图1、2所示的器件截面结构可以明确看出，该源极接触（或接触端子所连接的接触结构）位于源极区域的上方，并且其位置在有源栅极的附近（通常位于栅极的另一侧，与漏极相对）。虽然对比文件未用“邻近所述有源栅极设置在所述源极上方”的精确文字描述，但根据其公开的器件结构和本领域公知常识，为了实现电连接和器件功能，源极接触必然设置在源极上方且位置与栅极相关。本领域技术人员阅读对比文件后，能够直接且毫无疑义地确定源极接触件的位置关系，因此该特征被隐含公开。 |
| H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。 <br> **《未直接公开或隐含公开》** | 第[0012]段：“A drain contact terminal 40 is coupled to the drain 18.” <br> 第[0042]段：“A drain contact terminal 140 is coupled to the drain 118.” | 对比文件公开了与漏极电连接的漏极接触端子（drain contact terminal）。然而，对比文件完全没有描述漏极接触件的具体位置是“设置在所述有源栅极与所述伪栅极（场板）之间”。更重要的是，对比文件完全没有提及任何关于漏极接触件与有源栅极、伪栅极（场板）之间距离的特定关系，尤其是“第二距离与第一距离相差隔离余裕，且隔离余裕为栅极宽度余裕的一半”这一系列由非对称栅极宽度布局衍生出的、精确的几何关系。这些关系是目标专利为具体解决其技术问题（优化布局以平衡栅极控制和制造裕度）而定义的特定技术特征，在对比文件中毫无记载，也无法从对比文件的内容中推理得出。 |
| I：其中所述有源栅极宽度为十五(15)纳米(nm) <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的有源栅极宽度数值。 | 对比文件完全没有公开任何关于有源栅极宽度的具体尺寸数值，例如“十五(15)纳米(nm)”。该数值是目标专利的一个具体实施例参数，无法从对比文件公开的宽泛技术方案中推理得出。 |
| J：其中所述伪栅极宽度为十三(13)nm <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的伪栅极（场板）宽度数值。 | 对比文件完全没有公开任何关于场板（对应伪栅极）宽度的具体尺寸数值，例如“十三(13)nm”。该数值是目标专利的一个具体实施例参数，无法从对比文件公开的宽泛技术方案中推理得出。 |
| K：以及其中所述隔离余裕为一(1)nm。 <br> **《未直接公开或隐含公开》** | 对比文件未提及任何与“隔离余裕”相关的概念或数值。 | 如对特征H和F的论述，对比文件未公开“隔离余裕”这一概念，更未公开其具体数值“一(1)nm”。该特征依赖于目标专利特有的非对称栅极宽度布局和接触件位置关系，在对比文件中不存在。 |
| L：其中所述有源栅极宽度为十八(18)纳米(nm) <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的有源栅极宽度数值。 | 同特征I，该具体数值未被公开。 |
| M：其中所述伪栅极宽度为十四(14)nm <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的伪栅极（场板）宽度数值。 | 同特征J，该具体数值未被公开。 |
| N：以及其中所述隔离余裕为两(2)nm。 <br> **《未直接公开或隐含公开》** | 对比文件未提及任何与“隔离余裕”相关的概念或数值。 | 同特征K，该具体数值未被公开。 |
| O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。 <br> **《未直接公开或隐含公开》** | 对比文件未提及有源栅极与场板（伪栅极）宽度之间存在“余裕”关系。 | 如对特征F的论述，对比文件未公开有源栅极与场板（伪栅极）宽度之间的非对称关系，因此“栅极宽度余裕”这一概念本身未被公开，其具体数值“至少两(2)纳米(nm)”更是无从谈起。 |
| P：其中所述有源栅极宽度为十五(15)nm <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的有源栅极宽度数值。 | 同特征I，该具体数值未被公开。 |
| Q：以及其中所述伪栅极宽度为十三(13)nm。 <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的伪栅极（场板）宽度数值。 | 同特征J，该具体数值未被公开。 |
| R：其中所述有源栅极宽度为十七(17)nm <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的有源栅极宽度数值。 | 同特征I，该具体数值未被公开。 |
| S：以及其中所述伪栅极宽度为十四(14)nm。 <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的伪栅极（场板）宽度数值。 | 同特征J，该具体数值未被公开。 |
| T：其中所述栅极宽度余裕至少为四(4)纳米(nm) <br> **《未直接公开或隐含公开》** | 对比文件未提及有源栅极与场板（伪栅极）宽度之间存在“余裕”关系。 | 同特征O，该概念及数值未被公开。 |
| U：以及其中所述有源栅极宽度为十八(18)nm。 <br> **《未直接公开或隐含公开》** | 对比文件未提及任何具体的有源栅极宽度数值。 | 同特征I，该具体数值未被公开。 |
| V：被集成到集成电路(IC)中。 <br> **《隐含公开》** | 第[0005]段：“MOSFETs are commonly manufactured separately, as discrete transistors. Each MOSFET is then connected to other integrated circuits that are part of the SMPS.” <br> 第[0041]段：“The split gate power transistor configuration is applicable to all switchable power supply integrated circuits that have internal switches.” | 对比文件在背景技术（第[0005]段）中提到了将分立MOSFET连接到其他集成电路的常规做法，并在发明内容（第[0041]段）中明确指出其分裂栅功率晶体管配置适用于所有具有内部开关的**开关电源集成电路**。这表明对比文件所描述的功率晶体管本身就是为集成到集成电路（IC）中而设计和应用的。虽然其实施例描述可能侧重于晶体管本身的结构，但结合其应用背景和技术目的，本领域技术人员能够直接且合理地推断出该功率晶体管可以被并旨在被集成到集成电路中。因此，该特征被隐含公开。 |
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