对比文件名称：发明授权_US07777282B2 Self-aligned tunneling pocket in field-effect transistors and processes to form same
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
本次调用的模型名称：DeepSeek最新版本模型
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>《直接公开》 | 第[0022]段：“A semiconductive body 110 is configured...”。 第[0023]段：“...the upper surface 148...”。 图1显示了半导体体110及其上表面。 | 对比文件明确公开了“semiconductive body”（半导体体），这是晶体管器件的基础结构，相当于目标专利中的“衬底”。该半导体体具有“upper surface”（上表面），这对应于目标专利中衬底的“顶表面”。因此，本领域技术人员能够毫无疑义地得出对比文件公开了包括具有顶表面的本体的衬底这一技术特征。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>《直接公开》 | 第[0022]段：“A semiconductive body 110 is configured with an asymmetrical source- and drain well including a N+ first well 112 and a P+ second well 114.”。 | 对比文件描述了具有不对称源极和漏极阱的隧穿FET（tunnel FET）。其中，“N+ first well 112”和“P+ second well 114”分别构成了器件的源极和漏极区域（具体哪个是源哪个是漏取决于器件类型，但两者必然存在）。这些阱形成在半导体体（衬底）中。因此，对比文件直接公开了设置在衬底中的源极（和漏极）。 |
| **技术特征C**：漏极，设置在所述衬底中<br>《直接公开》 | 同上，第[0022]段。 | 如特征B论述所述，对比文件中的“P+ second well 114”构成了器件的漏极（或源极）区域，并且设置在半导体体（衬底）中。因此，该技术特征被直接公开。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>《直接公开》 | 第[0023]段：“A gate electrode 116 is disposed above the semiconductive body 110...”。 图1清楚显示栅电极116位于N+阱112和P+阱114之间。 | 对比文件中的“gate electrode 116”是控制源漏之间电流的电极，对应于目标专利中的“有源栅极”。该栅电极具有物理宽度（虽然未明确数值），并且从图1的截面图可以明确看出，它被布置在半导体体上方，且位于N+阱（源/漏）和P+阱（漏/源）之间。因此，该技术特征被直接公开。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>《隐含公开》 | 第[0023]段：“...the semiconductive body 110 is electrically isolated... by a shallow trench isolation (STI) 109 structure.”。 第[0028]段：“...the N+ well 112 has a well first depth 142 and the P+ well 114 has a well second depth 144. The first depth 142 and the second depth 144 are not equal.”。 图1显示了STI 109以及阱深度142和144。 | 1. **隔离结构与扩散中断**：对比文件公开了使用浅沟槽隔离（STI）109来使半导体体110电隔离。STI是半导体制造中常见的隔离结构，其作用与目标专利中的“扩散中断”（如SDB）类似，都是用于器件间的电隔离。虽然“扩散中断”在目标专利中有特定含义（如SDB），但STI在广义上也是一种隔离/中断扩散的结构。对比文件中的STI 109设置在器件侧边，可视为“邻近FET器件设置”。<br>2. **阱深度不对称**：对比文件明确记载了N+阱112的深度142与P+阱114的深度144不相等（not equal）。图1也显示了这两个深度不同。这公开了源极和漏极（即N+阱和P+阱）具有不同的深度。<br>3. **关联性推理**：虽然对比文件没有明确将深度差异归因于邻近STI，但本领域技术人员知晓，在集成电路布局中，隔离结构（如STI）的邻近性可能影响邻近区域的工艺结果（如注入、外延生长深度）。对比文件同时公开了隔离结构（STI）和不对称深度的源/漏阱，且两者在空间上关联（参见图1，STI位于器件一侧）。因此，本领域技术人员有可能通过推理，将深度不对称与隔离结构的邻近性联系起来，从而隐含公开了“源极和漏极中的邻近所述扩散中断的一个的深度大于另一个的深度”这一技术特征。作用上，目标专利的深度差异源于外延生长面失配，而对比文件的深度差异源于不对称注入以形成TFET；虽然物理成因不同，但“深度不同”这一结构特征已被公开。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>《隐含公开》 | 第[0028]段：“...a dummy gate electrode 115 is being used as a shadow mask...”。 图1a显示了虚栅电极115。 第[0048]段及图2：“...the gate electrode 216 may be narrower than that depicted in FIG. 1...”。 这涉及通过栅电极间隔物262使栅电极变窄。 | 1. **伪栅极**：对比文件在工艺过程中使用了“dummy gate electrode”（虚栅电极115），作为形成不对称阱的阴影掩模，并在后续步骤中被移除（图1e）并替换为真正的栅电极116。虽然最终器件中不存在永久性的“伪栅极”，但“dummy gate”的概念和结构在制造过程中是明确的。目标专利中的“伪栅极”是最终器件中永久存在的隔离结构的一部分，其作用与对比文件中临时性的“dummy gate”不同。然而，从结构上看，两者都是位于有源区域之外的栅状结构。<br>2. **宽度关系**：对比文件没有明确记载“伪栅极宽度小于有源栅极宽度”。但是，对比文件提到了通过引入“gate electrode spacer”262（栅电极间隔物）可以使最终的栅电极216变得更窄（第[0048]段）。这表明在栅极形成过程中，可以通过附加结构（间隔物）来调整最终栅电极的有效宽度。虽然这不是直接关于“伪栅极”和“有源栅极”的宽度比较，但公开了控制栅极宽度差异的技术手段。<br>3. **隐含推理**：本领域技术人员知晓，在集成电路布局中，为了优化性能和密度，可能会对邻近的栅极结构采用不同的宽度设计。对比文件公开了使用“dummy gate”（可类比为伪栅极的临时形态）以及通过间隔物控制栅极宽度的方法。结合这些内容，本领域技术人员有可能推理出，在最终的器件布局中，可以存在一个邻近有源栅极的、宽度不同的栅极结构（例如，作为隔离结构的一部分），即隐含公开了伪栅极及其宽度可不同于有源栅极的技术方案。但对比文件未明确该宽度差是为了解决目标专利所述特定问题（增加栅控、减小漏电）而设计。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>《直接公开》 | 第[0023]段：“Electronic communication to the tunnel FET 100 is accomplished with a self-aligned silicide (salicide) first contact pad 124 and a salicide second contact pad 126.”。 图1清楚显示接触垫124和126分别位于阱112和114上方。 | 对比文件公开了使用自对准硅化物接触垫（124和126）来实现与隧穿FET的电通信。这些接触垫设置在源极和漏极区域（即N+阱112和P+阱114）的上方，并从图1可见它们邻近栅电极116。因此，“源极接触件邻近有源栅极设置在源极上方”这一技术特征被直接公开（其中一个接触垫必然对应源极）。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>《未被公开》 | 对比文件未描述如此具体的接触件布局关系。图1显示两个接触垫124、126分别位于栅电极116的两侧，并未描述有任何接触件位于“有源栅极与伪栅极之间”。对比文件中的“dummy gate”是临时性的，且未显示在最终器件图（图1）中与接触件有此空间关系。 | 该技术特征限定了非常具体且精确的布局关系：1) 特定接触件位于有源栅极与伪栅极之间；2) 该接触件与两者有特定距离（第一距离、第二距离）；3) 这两个距离之差（隔离余裕）与栅极宽度余裕有精确的数学关系（一半）。对比文件完全没有公开这样的布局。虽然公开了接触件（特征G），也隐含了可能存在伪栅极和宽度差异（特征F），但完全没有提及或暗示接触件相对于有源栅极和伪栅极的此种特定位置和距离关系，更没有提及距离差与宽度差之间的数值关系。本领域技术人员无法从对比文件中毫无疑义地得出或通过合理推理推断出这一整套具体的布局约束。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>《未被公开》 | 对比文件未提及栅电极116或216的具体宽度数值。 | 对比文件没有公开任何关于有源栅极宽度的具体数值。本领域技术人员无法从对比文件中得出或推断出“15 nm”这一特定尺寸。该特征属于具体的设计参数，未被公开。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>《未被公开》 | 对比文件未提及“dummy gate electrode”115的具体宽度数值。 | 同上，对比文件没有公开任何关于伪栅极（或虚栅电极）宽度的具体数值。“13 nm”这一特定尺寸未被公开。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>《未被公开》 | 对比文件未提及接触件与栅极之间的距离数值，更未提及“隔离余裕”的概念。 | 该特征涉及具体的距离数值“1 nm”。如特征H所述，对比文件未公开相关的布局和距离关系，因此具体的数值更无从谈起。未被公开。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>《未被公开》 | 对比文件未提及栅电极的具体宽度数值。 | 同特征I，具体的尺寸参数“18 nm”未被公开。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>《未被公开》 | 对比文件未提及伪栅极的具体宽度数值。 | 同特征J，具体的尺寸参数“14 nm”未被公开。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>《未被公开》 | 对比文件未提及相关的距离数值。 | 同特征K，具体的尺寸参数“2 nm”未被公开。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>《未被公开》 | 对比文件未提及有源栅极与伪栅极（或虚栅电极）之间的宽度差异，也未给出“至少2 nm”的数值范围。 | 对比文件虽然暗示了栅极宽度可调（通过间隔物），但并未定义或公开“有源栅极宽度”与“伪栅极宽度”之间的差值，更没有给出该差值的具体数值范围“至少2 nm”。该特征未被公开。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>《未被公开》 | 同特征I。 | 未被公开。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>《未被公开》 | 同特征J。 | 未被公开。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>《未被公开》 | 对比文件未提及该具体数值。 | 未被公开。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>《未被公开》 | 对比文件未提及该具体数值。 | 未被公开。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>《未被公开》 | 对比文件未提及该具体数值范围。 | 未被公开。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>《未被公开》 | 同特征L。 | 未被公开。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>《直接公开》 | 第[0041]段：“...make a variety of integrated circuits...”。 第[0074]段：“The integrated circuit 610 is electrically coupled...”。 图6显示了包含处理器612等的集成电路610。 | 对比文件明确提及了制造各种集成电路，并在图6及其描述中具体展示了一个电子系统，其中包含集成电路610。这表明对比文件所描述的晶体管器件旨在并被公开为可集成到集成电路中。因此，该技术特征被直接公开。 |
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