对比文件名称：发明申请_US20140252491A1 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
本次调用的模型名称：专利创造性评估模型
根据目标专利权利要求的技术特征划分，并结合目标专利说明书及对比文件US20140252491A1的内容，创建特征比对表格如下：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》** | [0018] ... a semiconductor substrate 1000 are shown. | 对比文件明确公开了半导体衬底（semiconductor substrate 1000），这是任何半导体器件（包括FET器件）的基础结构，本领域技术人员能够毫无疑义地得出其包括具有顶表面的本体。因此，技术特征A被直接公开。 |
| 包括：衬底，包括具有顶表面的本体 | ||
| **技术特征B《隐含公开》** | [0015] ... The first epitaxial layer is formed in the source region and the drain region of a P-MOS transistor. The second epitaxial layer is formed in the source region and the drain region of an n-MOS transistor.<br>[0028] The first epitaxial layer 1 is formed in, and extends from, a recessed surface etched into the surface of the semiconductor substrate 1000.<br>[0029] The second, Si epitaxial layer 2, is formed on the surface of the semiconductor substrate 1000. | 对比文件多次描述了在P-MOS和N-MOS晶体管的源极区域和漏极区域形成外延层（第一、第二外延层）。虽然未明确使用“源极”和“漏极”的术语，但在晶体管结构中，形成于源/漏区域的外延层通常用于构成晶体管的源极和漏极，或者在其上/其中形成源/漏掺杂区（参见背景技术[0002]、[0003]提及外延生长以形成源/漏）。本领域技术人员结合晶体管基本知识，能够合理推断出这些外延层所在的区域或基于这些外延层形成的区域即对应晶体管的源极和漏极，且它们被设置在衬底（半导体衬底1000）中。因此，技术特征B被隐含公开。 |
| FET器件，包括：源极，设置在所述衬底中 | ||
| **技术特征C《隐含公开》** | [0015] ... The first epitaxial layer is formed in the source region and the drain region of a P-MOS transistor. The second epitaxial layer is formed in the source region and the drain region of an n-MOS transistor.<br>[0028] The first epitaxial layer 1 is formed in, and extends from, a recessed surface etched into the surface of the semiconductor substrate 1000.<br>[0029] The second, Si epitaxial layer 2, is formed on the surface of the semiconductor substrate 1000. | 理由与技术特征B相同。对比文件公开了在晶体管的漏极区域形成外延层，本领域技术人员能够合理推断出存在设置在衬底中的漏极。因此，技术特征C被隐含公开。 |
| 漏极，设置在所述衬底中 | ||
| **技术特征D《直接公开》** | [0019] A P-MOS transistor 111 and an N-MOS transistor 112 formed on the substrate 1000 each include a high-K insulating film 41a,41b and a metal gate electrode 31a, 31b formed by the gate-last method.<br>[0020] ... metal gate electrode 31a formed over the SiN film 13a in the region where the dummy gate was formed. The high-K insulating film 41a on the lower surface of the metal gate electrode 31a becomes the gate insulating film of the P-MOS transistor 111. | 对比文件明确公开了P-MOS和N-MOS晶体管包含金属栅电极（31a，31b），这些金属栅电极在栅极最后方法中形成于移除伪栅极后的区域，并覆盖高K栅绝缘膜，其功能是控制沟道，即相当于目标专利中的“有源栅极”。该栅电极必然具有一个宽度（有源栅极宽度），并且逻辑上形成在源极区域与漏极区域之间（以控制其间的沟道）。因此，技术特征D被直接公开。 |
| 以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间 | ||
| **技术特征E《未公开》** | [0018] ... Each region is separated ... from other areas of a substrate 1000 by an element separation insulating film (for example, a Shallow Trench Isolation (STI) structure).<br>附图1，7等显示了STI结构（1001）。 | 对比文件公开了使用浅沟槽隔离（STI）作为元件分离绝缘膜，其作用是将不同器件区域（如PMOS， NMOS， 其他器件区）相互隔离。这与目标专利中“扩散中断”（如SDB）在单个FET单元内用于隔离FET器件与邻近单元，且**特别强调其导致邻近的源/漏极深度大于不邻近的源/漏极深度**的作用完全不同。目标专利的“扩散中断”是导致外延生长不均匀、进而导致注入深度差异的关键结构。对比文件的STI是用于定义不同器件区域的大范围隔离，没有公开或暗示其会导致同一晶体管内一个源/漏极比另一个更深。因此，技术特征E未被公开。 |
| 以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度 | ||
| **技术特征F《未公开》** | [0024] ... a gate electrode that uses polysilicon, which is a conductive material, is formed as the dummy gate.<br>[0025] ... the polysilicon of the dummy gate electrode structure 11c ... is not removed and thus is left as a resistor or fuse material ...<br>附图1，3A-5C等显示了伪栅极（11a， 11b， 11c）。 | 对比文件确实公开了伪栅极（dummy gate， 如11a， 11b， 11c），其材料为多晶硅，并描述了其在栅极最后方法中的作用。然而，对比文件**完全没有提及**伪栅极的宽度与有源栅极（金属栅电极31a，31b）宽度之间的关系。目标专利的核心在于“非对称布局”，即伪栅极宽度**小于**有源栅极宽度一个特定的“栅极宽度余裕”，以此解决栅极控制、漏电流和制造节距等问题。对比文件中没有任何信息表明伪栅极和有源栅极的宽度存在差异，更未提及“栅极宽度余裕”。伪栅极在对比文件中主要用于后续替换或保留为无源器件，其宽度设计考量与目标专利截然不同。因此，技术特征F未被公开。 |
| 以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。 | ||
| **技术特征G《隐含公开》** | [0064] ... a contact hole that reaches the first epitaxial layer 1, the second epitaxial layer 2, and the polysilicon layer 11c ... is opened ... and contacts 51a, 51b, and 51c are connected ... are formed.<br>附图1，6B，7等显示了接触件（51a， 51b， 51c， 51d）。 | 对比文件公开了形成接触件（51a， 51b）连接到源/漏区域的外延层（第一、第二外延层）。虽然未明确描述接触件“邻近有源栅极设置”，但根据晶体管结构的常规布局和附图（如附图1），源/漏接触件自然位于栅极两侧的源/漏区上方。本领域技术人员能够合理推断出，为了电学连接，源极上方会设置有源极接触件，并且其位置会邻近控制该源极的栅极（有源栅极）。因此，技术特征G被隐含公开。 |
| 进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方 | ||
| **技术特征H《未公开》** | [0064] ... contacts 51a, 51b, and 51c are connected ... are formed.<br>附图1，2A，2B，7等显示了接触件的位置。 | 对比文件虽然公开了接触件，但**完全没有描述**“漏极接触件设置在所述有源栅极与所述伪栅极之间”这一特定的位置关系。更重要的是，对比文件**完全没有提及**漏极接触件与有源栅极和伪栅极之间的“第一距离”、“第二距离”，以及这两个距离相差一个为“栅极宽度余裕一半”的“隔离余裕”。这些关于距离和余裕的精确几何关系是目标专利为了解决特定漏电流和制造问题而提出的关键技术特征，在对比文件中没有任何记载或暗示。因此，技术特征H未被公开。 |
| 以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。 | ||
| **技术特征I《未公开》** | 无相应记载。 | 对比文件完全没有提及有源栅极的任何具体宽度数值，例如“十五(15)纳米(nm)”。因此，技术特征I未被公开。 |
| 其中所述有源栅极宽度为十五(15)纳米(nm) | ||
| **技术特征J《未公开》** | 无相应记载。 | 对比文件完全没有提及伪栅极的任何具体宽度数值，例如“十三(13)nm”。因此，技术特征J未被公开。 |
| 其中所述伪栅极宽度为十三(13)nm | ||
| **技术特征K《未公开》** | 无相应记载。 | 对比文件完全没有提及“隔离余裕为一(1)nm”这一具体数值关系。该特征依赖于技术特征H中定义的距离关系，而技术特征H本身未被公开。因此，技术特征K未被公开。 |
| 以及其中所述隔离余裕为一(1)nm。 | ||
| **技术特征L《未公开》** | 无相应记载。 | 对比文件完全没有提及有源栅极的任何具体宽度数值，例如“十八(18)纳米(nm)”。因此，技术特征L未被公开。 |
| 其中所述有源栅极宽度为十八(18)纳米(nm) | ||
| **技术特征M《未公开》** | 无相应记载。 | 对比文件完全没有提及伪栅极的任何具体宽度数值，例如“十四(14)nm”。因此，技术特征M未被公开。 |
| 其中所述伪栅极宽度为十四(14)nm | ||
| **技术特征N《未公开》** | 无相应记载。 | 对比文件完全没有提及“隔离余裕为两(2)nm”这一具体数值关系。该特征依赖于技术特征H中定义的距离关系，而技术特征H本身未被公开。因此，技术特征N未被公开。 |
| 以及其中所述隔离余裕为两(2)nm。 | ||
| **技术特征O《未公开》** | 无相应记载。 | 对比文件完全没有提及“栅极宽度余裕”这一概念，更没有给出“至少两(2)纳米(nm)”的具体范围或阈值。因此，技术特征O未被公开。 |
| 其中所述栅极宽度余裕为至少两(2)纳米(nm)。 | ||
| **技术特征P《未公开》** | 无相应记载。 | 对比文件完全没有提及有源栅极宽度为“十五(15)nm”和伪栅极宽度为“十三(13)nm”这一具体组合。技术特征P是技术特征I和J的组合，二者均未被公开。因此，技术特征P未被公开。 |
| 其中所述有源栅极宽度为十五(15)nm以及其中所述伪栅极宽度为十三(13)nm。 | ||
| **技术特征R《未公开》** | 无相应记载。 | 对比文件完全没有提及有源栅极宽度为“十七(17)nm”和伪栅极宽度为“十四(14)nm”这一具体组合。因此，技术特征R未被公开。 |
| 其中所述有源栅极宽度为十七(17)nm以及其中所述伪栅极宽度为十四(14)nm。 | ||
| **技术特征T《未公开》** | 无相应记载。 | 对比文件完全没有提及“栅极宽度余裕至少为四(4)纳米(nm)”这一具体范围。因此，技术特征T未被公开。 |
| 其中所述栅极宽度余裕至少为四(4)纳米(nm) | ||
| **技术特征U《未公开》** | 无相应记载。 | 对比文件完全没有提及有源栅极宽度为“十八(18)nm”这一具体数值。技术特征U是技术特征T的进一步限定，技术特征T未被公开。因此，技术特征U未被公开。 |
| 以及其中所述有源栅极宽度为十八(18)nm。 | ||
| **技术特征V《隐含公开》** | 全文背景及实施例描述的是半导体器件制造，其产品自然是集成电路（IC）的一部分。例如，[0001]提及“semiconductor device”， [0005]提及“LSI”， [0050]提及在衬底上形成各种结构。 | 本领域技术人员公知，如对比文件所描述的包含MOS晶体管的半导体器件，其制造目的和最终应用通常是集成到集成电路（IC）中。虽然对比文件未明确写出“被集成到集成电路(IC)中”这句话，但根据其技术领域和整体内容，可以毫无疑义地推导出该半导体器件是用于构成IC的。因此，技术特征V被隐含公开。 |
| 被集成到集成电路(IC)中。 |
**总结：**
根据上述比对分析：
* 技术特征A、D被**直接公开**。
* 技术特征B、C、G、V被**隐含公开**。
* 技术特征E、F、H、I、J、K、L、M、N、O、P、R、T、U**既未被直接公开也未被隐含公开**。
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