对比文件名称：2008-05-20_发明授权_US07375555B1 Five volt tolerant integrated circuit signal pad with three volt assist
目标专利名称：158配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
模型名称：DeepSeek最新版本模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：用于将输入/输出I/O节点上拉到第一电压的上拉晶体管** <直接公开> | “a first P-channel metal oxide semiconductor (PMOS) transistor (126) having a drain coupled to the integrated circuit signal pad ... a second PMOS transistor (124) having a drain coupled to a source of the first PMOS transistor (126), and a source of the second PMOS transistor (124) coupled to the operating voltage;”（说明书第[0006]段） “the PMOS transistor 126 source-drain path becomes conductive and will quickly pull the I/O pad 140 to VDD, e.g., 3.3 volts.”（说明书第[0014]段） | 对比文件明确公开了第一PMOS晶体管126，其漏极连接到集成电路信号焊盘140（即I/O节点），源极通过第二PMOS晶体管124连接到工作电压VDD（例如3.3V）。当PMOS晶体管126的栅极变为逻辑0时，其源漏通路导通，将焊盘140快速上拉至VDD。这直接对应于将I/O节点上拉到第一电压（VDD）的上拉晶体管的功能。 |
| **B：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管** <隐含公开> | “a second PMOS transistor (124) having a drain coupled to a source of the first PMOS transistor (126), and a source of the second PMOS transistor (124) coupled to the operating voltage;”（说明书第[0006]段） “A PMOS transistor 124 is placed in series with the PMOS transistor 126 ...”（说明书第[0013]段） | 对比文件公开了第二PMOS晶体管124，其漏极连接到第一PMOS晶体管126的源极，其源极连接到工作电压VDD。晶体管124与上拉晶体管126串联，位于上拉晶体管126和电源VDD之间，实质上构成了将上拉路径耦合到I/O节点（焊盘140）的串联开关。虽然其控制逻辑（涉及寄生二极管134和5V控制信号108）比目标专利中简单的栅极控制更复杂，但其基本结构作用——选择性地将上拉晶体管耦合到电源和I/O节点——是相同的。因此，本领域技术人员能够从对比文件的电路结构中毫无疑义地推导出存在一个用于耦合上拉晶体管和I/O节点的隔离晶体管（即PMOS 124）。 |
| **C：用于将所述I/O节点下拉到第二电压的下拉晶体管** <直接公开> | “a second NMOS transistor (128) having a source coupled to a power common and a drain coupled a source of the first NMOS transistor (142);”（说明书第[0006]段） | 对比文件明确公开了第二NMOS晶体管128，其源极连接到电源公共端（地，即第二电压），漏极连接到第一NMOS晶体管142的源极。晶体管128的栅极连接到数据输出使能信号112。当晶体管128导通时，会将电流路径从焊盘140通过晶体管142引导至地，从而将I/O节点下拉到第二电压（地电位）。这直接对应于将I/O节点下拉到第二电压的下拉晶体管的功能。 |
| **D：用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管** <隐含公开> | “a first N-channel metal oxide semiconductor (NMOS) transistor (142) having a drain coupled to the integrated circuit signal pad and a gate coupled to an operating voltage; a second NMOS transistor (128) having a source coupled to a power common and a drain coupled a source of the first NMOS transistor (142);”（说明书第[0006]段） | 对比文件公开了第一NMOS晶体管142，其漏极连接到集成电路信号焊盘140，源极连接到第二NMOS晶体管128的漏极。晶体管142的栅极连接到工作电压VDD。晶体管142位于下拉晶体管128和I/O节点（焊盘140）之间，与晶体管128串联。其作用是在5V容忍操作期间，当焊盘电压可能高于VDD时，通过其较厚的栅氧化物（说明书[0012]段提及）提供ESD和电压耐受保护，本质上起到了将下拉路径与高压I/O节点隔离的作用。因此，本领域技术人员能够从对比文件的电路结构中合理推断出存在一个用于将下拉晶体管耦合到I/O节点的隔离晶体管（即NMOS 142）。 |
| **E：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件** <未公开> | “The PMOS transistor 126 may be fabricated with a thicker gate oxide than the gate oxide of the PMOS transistor 124 for enhanced electrostatic discharge (ESD) and voltage withstand protection. The NMOS transistor 142 may be fabricated with a thicker gate oxide than the gate oxide of the NMOS transistor 142 for enhanced electrostatic discharge (ESD) and voltage withstand protection...”（说明书第[0012]段） | 对比文件指出，上拉晶体管（PMOS 126）和下拉路径中的隔离晶体管（NMOS 142）采用了比电路中其他晶体管（如124）更厚的栅氧化物，以增强ESD和电压耐受。这意味着晶体管126和142被设计为能够承受更高的电压（例如5V），即它们支持更高的最大栅源电压和漏源电压。而目标专利的技术特征E明确限定上拉和下拉晶体管是支持“第一”最大漏源电压和栅源电压的“第一”MOSFET器件，根据说明书[0024]、[0033]段，这指的是用于核心逻辑的、支持较低电压（如VGS=VDS=0.8V）的薄氧化物核心晶体管。对比文件公开的晶体管126和142是厚氧化物高压晶体管，其电压耐受特性与目标专利中所述的低压核心晶体管相反。因此，对比文件没有公开技术特征E。 |
| **F：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件** <未公开> | “The PMOS transistor 126 may be fabricated with a thicker gate oxide than the gate oxide of the PMOS transistor 124...”（说明书第[0012]段） “...the second parasitic diode (134) substantially prevents current flow from the integrated circuit signal pad to the operating voltage when the integrated circuit signal pad is at a voltage more positive than the operating voltage.”（说明书第[0006]段） | 对比文件中，被认定为“第一隔离晶体管”的PMOS 124和“第二隔离晶体管”的NMOS 142，其栅氧化物厚度关系是相反的。PMOS 124被描述为比PMOS 126栅氧化物更薄（因此电压耐受能力应更低）。NMOS 142被描述为具有厚栅氧化物。目标专利特征F要求两个隔离晶体管都是支持相同（第一）最大漏源电压但更高（第二）最大栅源电压的“第二MOSFET器件”，即一种具有厚栅氧但短沟道的特殊器件（GO-TGX）。对比文件既没有公开两个隔离晶体管具有相同的这种电压特性（一个薄氧，一个厚氧），也没有公开它们支持“大于第一最大栅源电压的第二最大栅源电压”这一特定电压关系。特征F是目标专利关于GO-TGX晶体管及其电压特性的核心限定，对比文件未公开。 |
| **G：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处** <未公开> | “a first N-channel metal oxide semiconductor (NMOS) transistor (142) having a drain coupled to the integrated circuit signal pad and a gate coupled to an operating voltage;”（说明书第[0006]段） 对于PMOS 124，其栅极控制涉及晶体管122、114、116、118、120等多个器件构成的复杂逻辑（参见图1及说明书[0006], [0015]-[0017]段），并非直接施加一个固定的“第二栅源电压”。 | 对比文件中，NMOS 142的栅极连接到工作电压VDD（例如3.3V），这是一个固定的偏置。PMOS 124的栅极电压由包含晶体管122、114等的控制电路动态产生，取决于焊盘电压和5V控制信号，并非施加一个固定的、明确高于其源漏操作电压的“第二栅源电压”。目标专利特征G要求将“第二栅源电压”（一个高于核心晶体管工作电压的特定电压）施加于两个隔离晶体管的栅极。对比文件既未公开这种固定的高栅压偏置，也未公开该高栅压与晶体管其他端电压之间存在“过偏置”的特定关系。因此，该特征未被公开。 |
| **H：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处** <未公开> | 参见特征E、F、G的论述。对比文件未明确区分并限定上拉/下拉晶体管与隔离晶体管所支持的“第一”和“第二”最大栅源电压，也未公开对隔离晶体管施加一个明确配置为大于上拉/下拉晶体管工作栅压的栅极电压。 | 该特征是特征G的延伸，具体限定了第二栅源电压与第一栅源电压的相对大小关系。如之前分析，对比文件未公开目标专利中定义的核心晶体管（低压）和GO-TGX晶体管（高压栅、低压漏源）这两种具有特定电压关系的器件，也未公开对隔离晶体管施加一个专门配置的、高于核心晶体管工作电压的栅极电压。因此，该特征未被公开。 |
| **I：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作** <未公开> | 未找到相关描述。 | 目标专利特征I限定了隔离晶体管在“过偏置”（VGS > VDS）情况下操作，这是其利用GO-TGX晶体管特性以高栅压驱动、在低漏源电压下工作从而降低电容并保持性能的核心思想（参见说明书[0033], [0038], [0040]段）。对比文件完全没有提及或暗示任何晶体管在“过偏置”情况下操作。其电路设计目的是实现5V电压兼容和3V辅助上拉，而非通过栅极过偏置来优化电容和性能。因此，该特征未被公开。 |
| **J：其中，第一漏源操作电压和所述第一栅源电压是相同的。** <未公开> | 未找到相关描述。 | 该特征限定了上拉和下拉晶体管（第一MOSFET）的漏源操作电压与栅源操作电压相同。这是对核心晶体管典型工作模式的描述（如说明书[0033]段所述VGS=VDS=0.8V）。对比文件并未对其晶体管（如PMOS 126， NMOS 128）的漏源操作电压和栅源操作电压是否相同进行任何说明或限定。因此，该特征未被公开。 |
| **K：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作。** <未公开> | 未找到相关描述。 | 该特征限定了通过配置第一漏源电压和第二栅源电压的关系，使得第二MOSFET器件（隔离晶体管）在三极管区工作。这是目标专利中实现阻抗线性度的一种方式（参见说明书[0047]段）。对比文件完全没有提及晶体管的操作区域（线性区/三极管区或饱和区），也未将任何电压配置与使晶体管工作在三极管区联系起来。因此，该特征未被公开。 |
| **L：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件。** <直接公开> | “a first P-channel metal oxide semiconductor (PMOS) transistor (126) ... a second NMOS transistor (128) ...”（说明书第[0006]段） | 对比文件明确公开了上拉路径使用PMOS晶体管（126），下拉路径使用NMOS晶体管（128）。这直接对应于技术特征L。 |
| **M：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件。** <未公开> | “a second PMOS transistor (124) ...”（说明书第[0006]段） “a first N-channel metal oxide semiconductor (NMOS) transistor (142) ...”（说明书第[0006]段） | 对比文件中，第一隔离晶体管（对应于PMOS 124）是P型MOSFET，第二隔离晶体管（NMOS 142）是N型MOSFET。目标专利特征M明确限定第一和第二隔离晶体管“每一者”都包括N型MOSFET器件。对比文件公开的隔离晶体管类型不一致，且第一隔离晶体管是PMOS，不符合该限定。因此，该特征未被公开。 |
| **N：进一步包括与所述第二隔离晶体管串联的至少一个电阻器。** <未公开> | “The I/O pad 140 may be coupled to a pull-up resistor 138 that may also be coupled to a five volt source 136.”（说明书第[0011]段） | 对比文件公开了一个外部上拉电阻138，它连接在焊盘140和5V电源136之间，用于在3V主动上拉后将焊盘电压从3V拉至5V。这个电阻器138并非与第二隔离晶体管（NMOS 142）串联，而是连接在焊盘140和外部电源之间。目标专利特征N要求电阻器与第二隔离晶体管串联，位于下拉路径中（如图2中的214）。对比文件没有这样的串联电阻。因此，该特征未被公开。 |
| **O：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置。** <直接公开> | “the five volt control 108 may be used in combination with the logic circuits described herein to effectively prevent unwanted leakage current paths, while maintaining regular input/output functionality...”（说明书第[0013]段） 图1和说明书[0006], [0014]-[0017]段描述了由数据输出110、数据输出使能112、五伏控制108等信号以及晶体管114, 116, 118, 120, 122等构成的复杂控制逻辑，用于控制晶体管124, 126, 128, 142的导通与关断。 | 对比文件明确公开了包括五伏控制108、数据输出110、数据输出使能112等信号以及相关逻辑电路（如图1中缓冲器102及周边晶体管构成的逻辑网络）在内的控制逻辑。这些逻辑装置根据操作模式（5V容忍输入、5V输出、3V输出）选择性地控制PMOS 124和NMOS 142等晶体管的激活（导通）与停用（关断），例如在3V输出模式时激活上拉路径，在5V输入模式时关断相关路径以防止泄漏。这直接对应于用于选择性地激活隔离晶体管的逻辑装置。 |
| **P：进一步包括与所述下拉晶体管串联的电阻电路。** <未公开> | 未找到相关描述。 | 对比文件的下拉路径由NMOS 142和NMOS 128串联构成，没有提及或示出任何与下拉晶体管（NMOS 128）串联的电阻电路。目标专利特征P的电阻电路（如图2中的214）用于阻抗匹配。对比文件未公开此特征。 |
### 结论
根据对对比文件US07375555B1的详细分析，其公开了目标专利权利要求中的部分技术特征，但未公开核心的关于“栅极过偏置”及特定类型晶体管（GO-TGX）电压关系的特征。
**直接公开的特征**：A、C、L、O。对比文件明确公开了具有相同功能的上拉晶体管、下拉晶体管、其晶体管类型（PMOS上拉，NMOS下拉）以及用于选择性激活的控制逻辑。
**隐含公开的特征**：B、D。对比文件电路结构中串联的PMOS 124和NMOS 142，本领域技术人员可以理解其起到了将上拉和下拉路径耦合/隔离到I/O节点的作用。
**未公开的特征**：E、F、G、H、I、J、K、M、N、P。这些特征主要涉及目标专利的核心发明点，即使用支持较低最大漏源电压但支持较高最大栅源电压的第二类MOSFET（GO-TGX）作为隔离晶体管，并对其施加过偏置电压（VGS > VDS）使其工作在三极管区，以实现低电容和高性能。对比文件的电路虽然也使用了厚氧和薄氧晶体管，但其目的、配置方式和电压关系完全不同，旨在解决5V/3.3V电压接口兼容性和防止漏电问题，并未公开或暗示“栅极过偏置”的技术构思以及相应的特定电压配置关系。此外，对比文件中的隔离晶体管类型不一致（PMOS和NMOS），且没有公开与下拉晶体管串联的电阻电路。
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