对比文件名称：2012-12-04_发明授权_US08324934B1 Programmable buffer
目标专利名称：配置用于栅极过偏置的晶体管和由此而来的电路 CN107408946B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《直接公开》 | 图3及说明书第[0031]段：“When input data signal INS_IN is low, then transistor MP1A is on, transistor MN1A is off, and inverted input data signal INS_IN_N is driven towards VCCIO.” | 对比文件公开了晶体管MP1A（P型MOSFET），其作用是在输入信号INS_IN为低电平时，将节点INS_IN_N（相当于I/O节点）上拉到电源电压VCCIO（相当于第一电压）。这与目标专利中上拉晶体管的作用相同，即根据控制信号将输出节点上拉到高电压。因此，本领域技术人员能毫无疑义地得出该技术特征。 |
| **技术特征B**：《未公开》 | 无直接对应引用。对比文件图2、3显示晶体管MP1A直接连接到输出节点INS_IN_N，其间并无串联的隔离晶体管。 | 目标专利中的“第一隔离晶体管”是串联在上拉晶体管（如202）和I/O节点（O）之间，用于在特定模式（如输入模式）下将上拉电路与焊盘隔离，起到保护作用。对比文件中的可编程输入缓冲器未采用此种串联隔离结构。其晶体管MP1A直接驱动内部节点INS_IN_N，没有设置与之串联的专用隔离晶体管。因此，对比文件未公开该技术特征。 |
| **技术特征C**：《直接公开》 | 图3及说明书第[0031]段：“When input data signal INS_IN is high, then transistor MP1A is off, transistor MN1A is on, and inverted input data signal INS_IN_N is driven towards ground.” | 对比文件公开了晶体管MN1A（N型MOSFET），其作用是在输入信号INS_IN为高电平时，将节点INS_IN_N（相当于I/O节点）下拉到地（相当于第二电压）。这与目标专利中下拉晶体管的作用相同，即根据控制信号将输出节点下拉到低电压。因此，本领域技术人员能毫无疑义地得出该技术特征。 |
| **技术特征D**：《未公开》 | 无直接对应引用。对比文件图2、3显示晶体管MN1A直接连接到输出节点INS_IN_N，其间并无串联的隔离晶体管。 | 目标专利中的“第二隔离晶体管”是串联在下拉晶体管（如204）和I/O节点（O）之间，用于在特定模式下将下拉电路与焊盘隔离。对比文件中的晶体管MN1A直接驱动内部节点INS_IN_N，没有设置与之串联的专用隔离晶体管。因此，对比文件未公开该技术特征。 |
| **技术特征E**：《隐含公开》 | 说明书第[0073]段（表I）及图3：例如，晶体管MP1A尺寸为0.25/3.0（L/W），MN1A尺寸为0.2/1.5。说明书多处提及VCC约为1.2V，VCCIO范围约1.2V至3.3V。 | 目标专利中“第一MOSFET器件”指支持较低最大电压（第一最大Vds和Vgs）的核心薄氧化物晶体管。对比文件图3的MP1A和MN1A构成主驱动器反相器，其沟道长度（0.25μm, 0.2μm）相对于文件中其他晶体管（如过驱动晶体管沟道长度达7.02μm）更短，属于典型的核心器件尺寸。它们工作在VCCIO或VCC电压域下，这些电压（如1.2V, 1.5V, 1.8V）属于较低的电压水平。本领域技术人员能够合理推断，此类尺寸较小、用于核心信号处理的晶体管所支持的最大漏源电压和栅源电压（第一最大电压）相对较低。因此，该技术特征被隐含公开。 |
| **技术特征F**：《未公开》 | 无直接对应引用。对比文件未描述任何晶体管具有“支持相同的最大漏源电压但更大的最大栅源电压”这一特性组合。 | 目标专利的核心发明点在于使用一种特殊的第二MOSFET器件（GO-TGX晶体管）作为隔离晶体管，其特点是沟道长度较短（支持与核心器件相同的较低Vds），但栅氧较厚（支持比核心器件更高的Vgs）。对比文件完全没有提及或暗示存在此类具有不对称电压容限（Vdsmax相同，Vgsmax更大）的晶体管。文件中的过驱动（over-drive）模式是指输入信号电压超过电源VCCIO，这可能导致某些晶体管（如MP1B、MP1C）的栅极承受更高电压，但并未定义或区分这些晶体管本身具有不同的最大额定电压，其作用是与MP1A并联以增强驱动能力，而非作为串联隔离器件。因此，该技术特征未被公开。 |
| **技术特征G**：《未公开》 | 无直接对应引用。 | 技术特征G限定了将所述更大的第二栅源电压施加于隔离晶体管的栅极。由于对比文件未公开特征F中定义的“第二MOSFET器件”作为隔离晶体管，因此自然也未曾公开向此类器件的栅极施加特定电压的技术特征。 |
| **技术特征H**：《未公开》 | 无直接对应引用。 | 技术特征H限定了第二栅源电压的电平高于第一栅源电压。由于对比文件未公开特征F、G中定义的器件及电压施加关系，因此也未公开此具体的电压电平配置关系。 |
| **技术特征I**：《未公开》 | 无直接对应引用。 | 技术特征I限定了隔离晶体管在栅极过偏置（Vgs > Vds）状态下操作。这是目标专利中GO-TGX晶体管的关键工作模式。对比文件未公开任何作为串联隔离用途的晶体管，更未描述其工作于相对于其源漏电压的过偏置情况。因此，该技术特征未被公开。 |
| **技术特征J**：《隐含公开》 | 说明书第[0031]段描述MP1A、MN1A的操作：当INS_IN为低时，MP1A导通，INS_IN_N被驱动至VCCIO；当INS_IN为高时，MN1A导通，INS_IN_N被驱动至地。 | 目标专利中，第一漏源操作电压和第一栅源电压相同，意指核心晶体管在工作时，其栅-源电压（用于开启）和漏-源电压（承受的压降）大致等于相同的电源电压（如VDD或VSS）。在对比文件中，对于主驱动器晶体管MP1A和MN1A，当它们导通时，其栅极接收输入信号INS_IN（摆幅为VCCIO或地），源极分别接VCCIO和地，漏极输出至INS_IN_N。在稳态下，导通晶体管的Vgs（开启电压）和Vds（输出节点与电源/地之间的压差）最终都趋向于电源电压（VCCIO）或地电位。本领域技术人员可以合理推断，在此类数字缓冲器设计中，核心晶体管的工作电压（Vds和Vgs）是由相同的电源轨决定的，因此它们是相同的。故该技术特征被隐含公开。 |
| **技术特征K**：《未公开》 | 无直接对应引用。 | 技术特征K限定了通过配置电压使第二MOSFET器件工作在三极管区（线性区）。这是实现目标专利中隔离晶体管低阻抗、高线性度特性的关键。对比文件未公开如特征F所定义的“第二MOSFET器件”，也未描述为了使其工作在三极管区而进行的特定电压配置。因此，该技术特征未被公开。 |
| **技术特征L**：《直接公开》 | 图3及说明书第[0031]段：明确显示并说明MP1A为P型MOSFET，MN1A为N型MOSFET。 | 对比文件的主驱动器部分（图3）清晰公开了上拉晶体管MP1A为P型MOSFET，下拉晶体管MN1A为N型MOSFET。这与目标专利特征L的描述完全一致。因此，本领域技术人员能毫无疑义地得出该技术特征。 |
| **技术特征M**：《未公开》 | 无直接对应引用。 | 技术特征M限定了隔离晶体管为N型MOSFET。虽然目标专利中优选NMOS作为隔离晶体管，但对比文件根本未公开任何作为串联隔离用途的晶体管（无论是N型还是P型）。因此，该技术特征未被公开。 |
| **技术特征N**：《未公开》 | 无直接对应引用。对比文件图3中，下拉路径（MN1A）直接接地，未显示串联电阻器。 | 目标专利的特征N指与第二隔离晶体管串联的电阻器。首先，对比文件未公开“第二隔离晶体管”。其次，在下拉路径（MN1A到地）中，也没有描绘或描述任何串联的电阻器。因此，该技术特征未被公开。 |
| **技术特征O**：《未公开》 | 说明书涉及控制信号（如INS_EN）用于启用/禁用整个缓冲器阶段，但未提及用于控制串联隔离晶体管的专门逻辑。 | 目标专利的特征O是用于选择性地激活隔离晶体管的逻辑装置。对比文件虽然有控制逻辑（如INS_EN信号）来选择启用VCCIO-powered或VCC-powered缓冲器阶段，但其控制对象是整个电路模块的使能，而非专门用于控制串联在驱动晶体管和I/O节点之间的隔离晶体管的导通与关断。由于对比文件未采用此类隔离晶体管结构，因此也不存在控制它们的专门逻辑装置。该技术特征未被公开。 |
| **技术特征P**：《未公开》 | 无直接对应引用。对比文件图3中，下拉晶体管MN1A直接接地，未显示串联的电阻电路。 | 目标专利的特征P指与下拉晶体管串联的电阻电路。对比文件的下拉路径中（MN1A）没有描绘或描述任何串联的电阻电路。因此，该技术特征未被公开。 |
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