对比文件名称：2014-12-02_发明授权_US08902672B2 Methods and apparatus for designing and constructing multi-port memory circuits
目标专利名称：163伪双端口存储器CN108027787B
模型名称：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作《隐含公开》 | [0067]：“FIG. 6A illustrates a one write port or two read port (1W or 2R) 6T SRAM cell circuit.”（图6A示出了一个写端口或两个读端口（1W或2R）的6T SRAM单元电路。）<br>[0068]：“To perform a write operation into the split word line memory cell circuit of FIG. 6A, both word line X 610 and word line Y 615 are asserted simultaneously for the same row to activate both of the port transistors 631 and 632, respectively.”（为了对图6A的分拆字线存储器单元电路执行写操作，字线X 610和字线Y 615针对同一行同时被断言，以分别激活两个端口晶体管631和632。）<br>[0073]：“To perform two concurrent read operations from the memory cell circuit of FIG. 6A, word line X 610 and word line Y 615 may be operated independently for the two different read operations.”（为了从图6A的存储器单元电路执行两个并发读操作，字线X 610和字线Y 615可以针对两个不同的读操作独立运行。）<br>[0095]：“A true dual port memory cell would be able to handle two independent write operations (2W), two independent read operations (2R), or one independent read operation and one independent write operation (1W and 1R) in a single cycle.”（一个真正的双端口存储器单元将能够在一个周期内处理两个独立的写操作（2W）、两个独立的读操作（2R）或一个独立的读操作和一个独立的写操作（1W和1R）。） | 目标专利中的“第一模式”指在一个存储器周期内支持读取操作和写入操作（读-写模式），“第二模式”指在同一存储器周期内仅支持只写操作。对比文件公开了一种“1W或2R”的6T SRAM单元（图6A），即一个写端口或两个读端口。根据其描述，该单元可以在一个周期内执行一个写操作（相当于“只写操作”），或者执行两个独立的读操作。虽然对比文件没有明确划分“第一模式”和“第二模式”，但其公开的存储器单元确实可以在不同时间被配置为执行不同的操作组合：当需要写入时，它执行一个写操作（只写）；当需要并发读取时，它执行两个读操作；并且根据[0095]的描述，其目标是实现真正的双端口，能够处理“1W和1R”（一个读和一个写）。本领域技术人员在阅读对比文件后，为了模拟双端口行为，完全有可能根据外部控制信号（如读取使能和写入使能）将该存储器单元配置为在某个周期执行“读后写”（第一模式）或在另一个周期执行“只写”（第二模式）。因此，对比文件隐含公开了存储器单元可被配置为支持这两种操作模式的技术方案。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，《未公开》 | 无对应内容。 | 目标专利的核心在于控制电路生成专用于读取操作的“读取时钟”和专用于写入操作的“写入时钟”，这两个时钟是分开的，并且其生成逻辑（特别是写入时钟相对于读取时钟的响应关系）是实现伪双端口定时的关键。对比文件虽然详细描述了读写操作的时序（如图8A、8B、8C、10A、10B、11B等），并提到了“时钟周期”、“时钟边沿”、“预充电”等时序概念，但通篇未提及生成独立的“读取时钟”和“写入时钟”的特定控制电路。其操作时序主要由系统时钟边沿触发，并通过地址、字线、位线等信号的控制逻辑来实现，并未分离出专门的、功能上对应于目标专利中“读取时钟”和“写入时钟”的信号。因此，对比文件未公开该技术特征。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开《未公开》 | 无对应内容。 | 如特征B所述，对比文件未公开生成独立的“读取时钟”和“写入时钟”，因此自然也谈不上这两个时钟是“分开”的。目标专利中“分开”意味着它们是两个独立的时钟信号，具有各自的生成、设置和重置逻辑。对比文件中没有这样的信号描述。 |
| **技术特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟《未公开》 | 无对应内容。 | 对比文件未公开“读取时钟”这一概念，更未公开专门生成该时钟的“读取时钟电路”，以及该电路响应于存储器周期开始而生成、在读取操作完成时重置的具体逻辑。对比文件中读操作的启动通常与时钟边沿和地址译码相关，完成则可能由感测放大器或内部定时决定，但没有对应于目标专利中这种特定功能的电路描述。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置《未公开》 | 无对应内容。 | 对比文件未公开“写入时钟”及生成它的“写入时钟电路”。虽然对比文件描述了写操作在特定时钟边沿开始并在之后完成（例如图8B），但这属于操作时序的描述，并非一个专门的“写入时钟”信号，也没有公开一个输出响应周期开始被设置、在写操作完成时被重置的特定“第一电路”。目标专利中的“第一电路”（例如图6中的写入锁存器602）是写入时钟生成路径的一部分，具有特定功能，对比文件未公开此电路。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。《未公开》 | 无对应内容。 | 该特征定义了生成写入时钟的复杂条件逻辑，涉及第一模式和第二模式下不同的触发条件（分别依赖于读取时钟的状态和存储器周期的开始）。对比文件完全没有涉及“写入时钟”的生成，更没有描述这种依赖于“读取时钟”状态和不同模式的、具有条件选通功能的“第二电路”（例如图6中的只写模式发生器604、B_DELAY发生器606和WCLK发生器608的组合功能）。因此，该特征未被公开。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。《未公开》 | 无对应内容。 | 该特征限定了在第一模式下，写入时钟的设置依赖于读取时钟的重置，这是目标专利实现读后写顺序的关键定时关系。对比文件虽然描述了读操作和写操作在时间上的先后顺序（例如图8B中读操作完成后进行部分写操作），但这是通过操作调度和资源分配（如时分复用、空分复用）实现的，并未公开任何基于一个“读取时钟”的重置事件来触发“写入时钟”设置的电路机制。因此，该特征未被公开。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。《未公开》 | 无对应内容。 | 该特征限定了在第二模式（只写模式）下，写入时钟响应于存储器周期的开始而设置。对比文件描述了在只写操作时，写操作可以在时钟边沿开始（例如图8A上半部分），但这属于操作本身的定时，并非一个独立的“写入时钟”信号的设置。且对比文件未将“只写”作为一种由特定模式信号控制的、与读-写模式并列的明确模式，也未公开在此模式下专门生成写入时钟的电路。因此，该特征未被公开。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。《未公开》 | 无对应内容。 | 如前述，对比文件未公开“写入时钟”，因此也谈不上其重置逻辑。写操作的完成在对比文件中可能由内部定时或跟踪电路指示，但这不构成对“写入时钟”这一特定信号的重置。 |
| **技术特征J**：其中：所述第一电路包括锁存器《未公开》 | 无对应内容。 | 该特征是对写入时钟电路中“第一电路”具体构成的进一步限定。对比文件未公开该“第一电路”，因此也未能公开其包含“锁存器”。虽然数字电路中锁存器是常见元件，但将其用于此处所定义的特定功能的“第一电路”并未被对比文件披露。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。《未公开》 | 无对应内容。 | 该特征是对写入时钟电路中“第二电路”具体构成的进一步限定，强调其包含用于选通第一电路输出和读取时钟的逻辑（例如图6、8、9、10中的逻辑门组合）。对比文件未公开“第一电路”、“第二电路”、“读取时钟”这些前提要素，因此用于选通它们的逻辑电路自然也未被公开。 |
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