本次调用的模型名称：DeepSeek最新版本模型。
**对比文件名称**：2009-09-17_发明专利_CA2717842A1 ADDRESS MULTIPLEXING IN PSEUDO-DUAL PORT MEMORY
**目标专利名称**：伪双端口存储器CN108027787B
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作《直接公开》 | [0004] 为了利用六晶体管存储单元更小的尺寸，同时仍满足那些需要双端口存储器功能的应用，通常使用一种称为伪双端口存储器的存储设备。……伪双端口存储器模仿双端口存储器，因为它有两个端口。……在输入时钟信号的一个周期内执行两次存储器操作，但这两次存储器操作实际上是先后执行的。 [0026] 多路复用器104的操作进一步适应了在特定外部时钟周期内仅读取和仅写入存储器操作/访问。……在仅写入操作的情况下（例如，在特定外部时钟周期内不执行读取操作），写地址切换信号在初始电路操作期间被设置为高电平，以便尽早将写地址提供给预解码器106。 | 目标专利的“第一模式”（读写模式）和“第二模式”（只写模式）是伪双端口存储器的核心工作模式。对比文件[0004]段明确公开了伪双端口存储器可以在一个时钟周期内先后执行读取和写入操作，[0026]段则明确公开了“仅写入操作”（write only operation）模式。本领域技术人员能够毫无疑义地确定，对比文件的存储器必然包含被配置为支持这两种操作模式的多个存储单元（例如六晶体管存储单元，见[0003]段）。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，《直接公开》 | [0021] 外部系统时钟CLK的有效边沿（上升/下降）可用于通过控制单元103触发内部时钟信号ICLK的启动。……控制单元103还生成写地址切换信号WCLK…… [0022] 当读取操作完成或基本完成后……地址切换信号WCLK切换状态（例如，变为高电平）…… [0025] 写入操作完成后……写地址切换信号WCLK也被重置（例如，设置为低逻辑电平，如“0”）…… | 目标专利的“读取时钟”和“写入时钟”是用于控制相应操作时序的内部时钟信号。对比文件中，控制单元103生成的“内部时钟信号ICLK”用于启动读取操作（见[0021]段）和写入操作（见[0023]段），其功能与“读取时钟”对应；控制单元103生成的“写地址切换信号WCLK”用于在读取完成后控制地址切换以启动写入操作（见[0022]段），并在写入完成后重置（见[0025]段），其功能与“写入时钟”对应。虽然信号名称和具体生成电路可能不同，但两者都是控制电路生成的、分别用于控制读取和写入操作时序的时钟信号。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开《直接公开》 | [0021] 外部系统时钟CLK的有效边沿（上升/下降）可用于通过控制单元103触发内部时钟信号ICLK的启动。……控制单元103还生成写地址切换信号WCLK…… | 对比文件明确公开了“内部时钟信号ICLK”和“写地址切换信号WCLK”是两个不同的信号。从图2-4的时序图可以更清晰地看出，ICLK和WCLK是分开产生、具有不同时序的独立信号。ICLK用于门控地址（见[0028]段），而WCLK用于控制多路复用器切换地址（见[0021]段），功能不同。因此，“读取时钟”（对应ICLK）与“写入时钟”（对应WCLK）是分开的，技术特征C被对比文件直接公开。 |
| **技术特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟《直接公开》 | [0021] 外部系统时钟CLK的有效边沿（上升/下降）可用于通过控制单元103触发内部时钟信号ICLK的启动。 [0030] 在响应于外部系统时钟信号CLK变高时，内部时钟信号ICLK由控制单元103生成并在时间T2变高，这是T1之后的传播延迟。 [0022] 当读取操作完成或基本完成后，内部时钟信号ICLK由自定时跟踪电路105自动重置…… | 目标专利的“读取时钟电路”生成“读取时钟”。对比文件中，“控制单元103”生成“内部时钟信号ICLK”。在“第一模式”（读写模式）下，ICLK响应于“外部系统时钟CLK”的上升沿（即存储器周期的开始）而生成（[0021]，[0030]段）。ICLK在读取操作完成时，由自定时跟踪电路105监测并重置（[0022]段）。因此，控制单元103中负责生成ICLK的电路部分，其功能与目标专利的“读取时钟电路”完全相同。技术特征D被对比文件直接公开。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置《直接公开》 | [0021] 同样响应于外部系统时钟CLK有效边沿，控制单元103生成读锁存信号ACLK和写锁存信号BCLK以基本同时锁存各自的读写地址…… [0030] ……在响应于外部系统时钟信号CLK变高时，……写锁存信号BCLK在时间T2变高，从而锁存并保持输入写地址。 [0025] 写入操作完成后……写锁存信号BCLK变低从而释放写端口地址锁存器102…… | 目标专利“写入时钟电路”中的“第一电路”其输出（例如BLATCH信号）在周期开始时设置，在写入完成时重置。对比文件中，“写锁存信号BCLK”由控制单元103生成，其功能是锁存写地址。在读写模式（图2）和只写模式（图4）下，BCLK均在外部时钟CLK上升沿（存储器周期开始）时被设置（变高，见[0030]段）。在写入操作完成后，BCLK被重置（变低，见[0025]段）。因此，生成BCLK的电路部分（可视为“第一电路”）的功能与目标专利所述完全一致。技术特征E被对比文件直接公开。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。《直接公开》 | **第一模式下**：[0022] 当读取操作完成或基本完成后……地址切换信号WCLK切换状态（例如，变为高电平）…… [0032] 响应于内部时钟信号ICLK在时间T3变低，读锁存信号ACLK在T4变低……在时间T5并响应于读锁存信号ACLK变低，写地址切换信号WCLK变高。 **第二模式下**：[0026] 在仅写入操作的情况下……写地址切换信号在初始电路操作期间被设置为高电平，以便尽早将写地址提供给预解码器106。 [0038] ……写地址切换信号WCLK可以在写锁存信号BCLK上升（在时间T5）时被设置为高电平…… | 目标专利的“第二电路”生成“写入时钟”（对应对比文件的WCLK）。**在第一模式（读写模式）下**：对比文件明确，WCLK在读取操作完成后才变高（[0022]段）。读取操作完成的标志是“内部时钟信号ICLK”（读取时钟）被重置（变低，[0022]段），同时“写锁存信号BCLK”（第一电路输出）在周期开始时已被设置并保持有效。这与目标专利“在第一电路的输出被设置并且所述读取时钟处于重置状态时”生成写入时钟的条件完全吻合。**在第二模式（只写模式）下**：对比文件明确，WCLK在“初始电路操作期间”（[0026]段）或“写锁存信号BCLK上升时”（[0038]段，对应图4时间T2/T5，即周期开始）就被设置为高电平。这与目标专利“在所述第二模式下所述存储器周期的开始时”生成写入时钟的条件完全吻合。因此，技术特征F被对比文件直接公开。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。《直接公开》 | [0022] 当读取操作完成或基本完成后，内部时钟信号ICLK由自定时跟踪电路105自动重置……地址切换信号WCLK切换状态（例如，变为高电平）…… | 该特征是对特征F在第一模式下具体实现方式的进一步描述。如上文特征F论述所述，对比文件明确公开了在第一模式（读写模式）下，写地址切换信号WCLK（写入时钟）是在内部时钟信号ICLK（读取时钟）被重置（变低）之后才切换状态（变高，即被设置）的（[0022]段，图2时序T3-T5）。因此，技术特征G被对比文件直接公开。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。《直接公开》 | [0026] 在仅写入操作的情况下（例如，在特定外部时钟周期内不执行读取操作），写地址切换信号在初始电路操作期间被设置为高电平，以便尽早将写地址提供给预解码器106。 | 该特征是对特征F在第二模式下具体实现方式的进一步描述。如上文特征F论述所述，对比文件明确公开了在第二模式（只写模式）下，写地址切换信号WCLK（写入时钟）在“初始电路操作期间”即被设置（[0026]段），结合图4时序可知这是在存储器周期开始时发生的。因此，技术特征H被对比文件直接公开。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。《直接公开》 | [0025] 写入操作完成后……写地址切换信号WCLK也被重置（例如，设置为低逻辑电平，如“0”）…… | 目标专利的“写入时钟”需要在写入操作完成后重置。对比文件明确公开了写地址切换信号WCLK（写入时钟）在写入操作完成后被重置（[0025]段，图2时序T8）。因此，技术特征I被对比文件直接公开。 |
| **技术特征J**：其中：所述第一电路包括锁存器《直接公开》 | [0017] 在地址多路复用系统10中，读地址存储在锁存器101中，而写地址存储在锁存器102中。 [0027] ……控制单元103分别向读写端口地址锁存器101和102提供相应的控制信号（即，读锁存信号ACLK和写锁存信号BCLK），以使锁存器101、102接收并保持相应的端口地址输入。 | 目标专利的“第一电路”输出响应于周期开始被设置，其功能是锁存写地址。对比文件中，用于锁存写地址的电路明确是“写端口地址锁存器102”（[0017]段），它是一个锁存器（[0027]段）。控制该锁存器动作的信号是“写锁存信号BCLK”。因此，生成BCLK信号以控制锁存器102的电路部分，其核心包含锁存功能。本领域技术人员可以毫无疑义地理解，实现信号在特定时刻被设置并保持直到被重置的功能，锁存器是常用且直接的电路元件。因此，技术特征J被对比文件直接公开。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。《直接公开》 | [0032] 响应于内部时钟信号ICLK在时间T3变低……在时间T5并响应于读锁存信号ACLK变低，写地址切换信号WCLK变高。 [0026] ……写地址切换信号在初始电路操作期间被设置为高电平…… | 目标专利的“第二电路”根据“第一电路的输出”（如BLATCH）和“读取时钟”（如RCLK）的状态来生成“写入时钟”（如WCLK）。对比文件中，WCLK的生成逻辑是：在读写模式下，WCLK在ICLK（读取时钟）变低且ACLK（与读取完成相关的信号，其变低标志着读取时钟重置后的状态）变低后变高（[0032]段）；在只写模式下，WCLK在周期开始时（此时BCLK-第一电路输出-被设置，且无有效的读取时钟）即被设置（[0026]段）。这清楚地表明，WCLK的生成逻辑（即第二电路的功能）是基于“读取时钟的状态”（ICLK是否有效/重置）和“第一电路输出的状态”（BCLK是否被设置）进行“选通”或判断的结果。实现这种逻辑判断的电路必然包含相应的逻辑门（如与门、或门等）。因此，技术特征K被对比文件直接公开。 |
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