**对比文件名称**：2005-10-27_发明专利_JP2005302182A Semiconductor storage device
**目标专利名称**：163伪双端口存储器CN108027787B
**本次调用模型名称**：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作《直接公开》** | [2] “１サイクル内での動作として、読み出しアドレスと書き込みアドレスに共通のアドレスを入力し、前記同一サイクルの書き込みデータを先行読み出しする方法による書き込み動作のみを実行するモード(Write-mode)と、読み出し活性化信号(WEN)を生成しないことにより、書き込み動作のみを実行するモード(Write-mode)と、書き込み活性化信号(WEN)を生成しないことにより、読み出し動作のみを実行するモード(Read-mode)と、読み出し活性化信号(REN)、書き込み活性化信号(WEN)をともに生成しないことにより、読み出し動作も書き込み動作も行なわないモード(Sleep-mode)を選択可能に構成され、Read-Write,Write-Read,Read,Write,Sleepの５通りの動作のいずれか一つを選択できることを特徴とする。” | 对比文件明确公开了多种操作模式，其中包括“Read-Write”模式（一个周期内执行读取和写入操作）和“Write-mode”（仅执行写入操作）。这分别对应于目标专利的第一模式（支持读取和写入操作）和第二模式（支持只写操作）。因此，该技术特征被对比文件直接公开。 |
| **B：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟《直接公开》** | [2] “内部同期制御回路(control)１６ａでは外部からの(WEB),(CEB)信号、および内部動作をモニタするダミーメモリ回路４０からの信号を受信し、メモリ回路内部でのタイミング信号（同期信号）を生成している。” 以及图3时序图中明确示出了读取激活信号(REN)和写入激活信号(WEN)。 | 对比文件中的“内部同期制御回路(control)”负责生成存储器内部的定时（同步）信号。这些信号包括用于控制读取操作的“REN”信号和用于控制写入操作的“WEN”信号，它们分别起到读取时钟和写入时钟的作用。因此，该技术特征被对比文件直接公开。 |
| **C：所述读取时钟与所述写入时钟分开《直接公开》** | 图3时序图显示了独立的REN信号和WEN信号，它们在时间上分开被激活和去激活。 | 在对比文件的时序图中，读取控制信号(REN)和写入控制信号(WEN)是独立生成和控制的信号，二者在时间上是分开的。这直接对应于目标专利中读取时钟与写入时钟分开的技术特征。 |
| **D：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟《直接公开》** | [2] “クロック(CK)の立ち上がりに同期してリード用のワードラインＡが選択されると同時に、(REN)信号が活性化されて読み出し状態に入る。読み出しが完了すると(REN)を立ち下げ、その後(WEN)を立ち上げることによって書き込み状態に移行する。” | 对比文件描述了在第一模式（Read-Write模式）下，响应于时钟CK的上升沿（存储器周期开始），读取激活信号(REN)被激活（生成），从而开始读取操作。当读取操作完成时（由虚拟存储器电路检测），REN信号被去激活（重置）。这完全对应于特征D中读取时钟电路的配置。因此，该技术特征被直接公开。 |
| **E：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置《隐含公开》** | [2] “ライトのみを行なう場合には、図３の３サイクル目に当たるところが事実上ライトのみが行われることになる。つまりWrite-Readモードを選択し、RAD=WADであればライトのみが行われることになる。” 以及 [2] “書き込みが完了したとする検出信号(WO)が発せられる。それによりライト期間が終了し”。 | 对比文件定义了“Write-mode”（只写模式）。在该模式下，由于没有读取操作，用于启动写入操作的写入激活信号(WEN)必然需要在存储器周期开始时被设置（激活）。同时，对比文件公开了通过写入检测信号(WO)来指示写入操作完成，从而可以重置WEN信号。虽然对比文件未明确描绘只写模式的详细时序，但本领域技术人员根据其公开的模式定义和操作逻辑，能够合理且毫无疑义地推断出在只写模式下，写入控制信号（相当于第一电路的输出）会响应于存储器周期开始而设置，并在写入操作完成时重置。因此，该技术特征被对比文件隐含公开。 |
| **F：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟《隐含公开》** | [2] “読み出しが完了すると(REN)を立ち下げ、その後(WEN)を立ち上げることによって書き込み状態に移行する。” （针对第一模式）以及关于第二模式（只写模式）的论述同特征E。 | 对于第一模式（Read-Write），对比文件明确公开了写入信号(WEN)在读取信号(REN)重置（即读取完成）之后被生成（拉起）。这隐含了生成WEN的逻辑条件是在读取时钟处于重置状态且存在写入请求（第一电路输出已设置）时。对于第二模式（只写），如特征E所述，WEN在周期开始时生成。虽然对比文件未明确划分出“第二电路”，但实现上述WEN生成逻辑的控制电路必然包含执行该功能的电路部分。因此，该技术特征被对比文件隐含公开。 |
| **G：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟《直接公开》** | [2] “読み出しが完了すると(REN)を立ち下げ、その後(WEN)を立ち上げることによって書き込み状態に移行する。” | 该描述直接、明确地揭示了在第一模式（Read-Write）下，写入时钟（WEN）的设置是响应于读取时钟（REN）的重置（下降）而发生的。这与特征G的表述完全一致。因此，该技术特征被对比文件直接公开。 |
| **H：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟《隐含公开》** | [2] “書き込み動作のみを実行するモード(Write-mode)” 以及相关模式选择的描述。 | 对比文件明确设立了“Write-mode”（只写模式）。在该模式下，没有读取操作，写入操作需要启动。本领域技术人员根据存储器操作的基本原理和对比文件公开的模式配置，可以合理推断出，在只写模式下，写入时钟（WEN）必然会响应于存储器周期的开始（例如系统时钟边沿）而被设置，以启动该周期内的写入操作。因此，该技术特征被对比文件隐含公开。 |
| **I：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟《直接公开》** | [2] “書き込みが完了したとする検出信号(WO)が発せられる。それによりライト期間が終了し”。 | 对比文件公开了通过写入检测信号(WO)来指示写入操作完成，并导致写入期间（即写入时钟WEN有效的期间）结束。这直接隐含了写入时钟电路会在写入操作完成时重置写入时钟（WEN）。因此，该技术特征被对比文件直接公开。 |
| **J：其中：所述第一电路包括锁存器《未公开》** | 无相应记载。 | 对比文件描述了写入控制信号(WEN)的生成和重置，但并未披露生成该信号的具体电路结构包含一个“锁存器”。虽然实现信号设置/重置功能的电路可能采用锁存器，但对比文件没有提供任何明确或隐含的教导或启示。因此，该技术特征未被对比文件公开。 |
| **K：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑《未公开》** | 无相应记载。 | 对比文件公开了写入时钟(WEN)的生成依赖于读取操作完成等条件，但并未披露存在一个独立的“第二电路”，且该电路由“用于选通所述第一电路的输出和所述读取时钟的逻辑”构成。该特征涉及具体的电路实现方式，对比文件未提供相关信息。因此，该技术特征未被对比文件公开。 |
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