对比文件名称：2014-08-26_发明专利_CA2717842C ADDRESS MULTIPLEXING IN PSEUDO-DUAL PORT MEMORY
目标专利名称：163伪双端口存储器CN108027787B
本次调用模型名称：深度分析与比对模型
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作** <br>**《直接公开》** | [0019]段：“In the address multiplexing system 10, the read address is stored in latch 101 while the write address is stored in latch 102. In one embodiment, the memory is static random access memory (SRAM).” <br>[0026]段：“Operation of the multiplexer 104 further accommodates read only and write only memory operation / access during a particular external clock cycle. ... In the case of a write only operation (e.g., when no read operation is performed during a particular external clock cycle)...” | 对比文件明确其系统用于伪双端口存储器（见标题及[0004]-[0005]段），该存储器必然包含多个存储器单元（如SRAM单元，见[0019]段）。同时，对比文件详细描述了在单个外部时钟周期（即存储器周期）内执行读和写两种操作的模式（见[0005], [0020], [0029]-[0035]段及图2），以及仅执行写操作的模式（见[0026], [0038]-[0039]段及图3）。这与目标专利特征A定义的两种模式（第一模式：读+写；第二模式：只写）完全相同，作用都是定义存储器支持的基本操作模式。因此，本领域技术人员能毫无疑义地得出对比文件直接公开了特征A。 |
| **B：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，** <br>**《直接公开》** | [0021]段：“An external system clock CLK active edge (rising/falling) may be used to trigger initiation of an internal clock signal ICLK through the control unit 103. Also in response to the external system clock CLK active edge, the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK...” <br>[0027]段：“A control unit 103 provides respective control signals (i.e., read latch signal ACLK and write latch signal BCLK) to the read and write port address latches 101 and 102, respectively... The control unit 103 further generates and provides an internal clock signal ICLK... responsive to the write address switch signal WCLK from the control unit 103...” | 对比文件中的控制单元（control unit 103）是整个系统的控制核心。它生成多个控制信号：内部时钟信号ICLK（用于门控地址到预译码器，启动读/写周期，见[0021], [0028]段）、读锁存信号ACLK（用于锁存读地址，以进行读操作）、写锁存信号BCLK（用于锁存写地址）以及写地址切换信号WCLK（用于控制多路复用器切换到写地址，从而实质上启动写操作的数据路径，见[0021]-[0022]段）。这些信号的组合，其功能正是生成和控制用于读取操作（由ACLK和ICLK的第一次上升沿协同控制）以及用于写入操作（由WCLK、BCLK和ICLK的第二次上升沿协同控制）的时序信号。虽然术语不完全相同，但信号组合所起到的“生成用于读取操作的时钟和用于写入操作的时钟”的作用与目标专利特征B完全一致。因此，该特征被直接公开。 |
| **C：所述读取时钟与所述写入时钟分开** <br>**《隐含公开》** | [0021]段：“...the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK... A write address switch signal WCLK is maintained in a first (e.g., low) state...” <br>[0022]段：“...after the read operation has been determined to be complete... the address switch signal WCLK switches state...” <br>图2时序图：显示了ICLK, ACLK, WCLK等信号独立的时序变化。 | 在目标专利中，“读取时钟”与“写入时钟”是分开生成和控制的独立信号（见说明书图4-6，RCLK电路和WCLK电路）。在对比文件中，控制读操作启动和地址锁存的关键信号是ACLK和ICLK的第一次上升沿（见[0030]段，T2时刻）。控制写操作启动和地址切换的关键信号是WCLK、BCLK以及ICLK的第二次上升沿（见[0032], [0034]段，T5、T6时刻）。尽管ICLK信号在读写操作中都会出现，但控制读操作时序（ACLK及ICLK第一次上升沿）与控制写操作时序（WCLK、BCLK及ICLK第二次上升沿）的生成条件、电路路径和控制逻辑是分开的（由控制单元103根据不同的监控事件产生）。本领域技术人员通过阅读对比文件说明书和时序图，能够合理推断出其读写控制信号在实质上是分开生成和管理的，以实现顺序操作。因此，特征C被隐含公开。 |
| **D：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟** <br>**《隐含公开》** | [0021]段：“An external system clock CLK active edge... may be used to trigger initiation of an internal clock signal ICLK through the control unit 103.” <br>[0030]段：“...the start of a next external system clock cycle is signaled by the rising edge of an external system clock signal CLK at time T1. In response to... CLK going high, an internal clock signal ICLK is generated... and goes high at time T2...” <br>[0031]段：“The read operation is monitored by the self time tracking circuit 105 to determine when it is complete... After the read operation is complete..., at time T4, the internal clock signal ICLK goes low...” | 对比文件没有明确命名为“读取时钟电路”的模块，但其控制单元103和自定时跟踪电路105共同实现了该功能。在存储器周期开始（外部时钟CLK上升沿，T1）时，控制单元生成内部时钟ICLK的上升沿（T2），这实质上生成了用于启动读操作的时钟信号。随后，自定时跟踪电路105监控读操作（例如通过虚拟位线），当读操作完成时，它导致ICLK信号变低（T3/T4）。ICLK的这次由高到低的跳变，标志着用于读操作的时钟脉冲的结束，即“重置”了读时钟。虽然ICLK后续还会再次变高以启动写操作，但在读操作阶段，其第一次下降沿明确对应于读操作完成和读时钟的重置。本领域技术人员能够从对比文件的描述中合理推断出这一对应关系。因此，特征D被隐含公开。 |
| **E：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置** <br>**《直接公开》** | [0021]段：“...in response to the external system clock CLK active edge, the control unit 103 generates... write latch signal BCLK...” <br>[0030]段：“...in response to the external system clock signal CLK going high, ... write latch signal BCLK go high at time T2, thereby latching and holding input write addresses.” <br>[0035]段：“Having completed the write operation... at time T8 the write latch signal BCLK goes low thereby releasing the write port address latch 102...” | 对比文件中的写入端口地址锁存器102及其控制信号BCLK明确构成了特征E所述的“第一电路”。在存储器周期开始（CLK上升沿）时，BCLK变高（T2），设置（即锁存）写地址，这对应于第一电路输出（锁存的写地址）被设置。在写入操作完成时，BCLK变低（T8），释放写地址锁存器，这对应于第一电路输出被重置。BCLK信号直接控制着锁存器102的输出状态。该特征在对比文件中的作用与在目标专利中相同，都是为写操作提供并保持地址信息。因此，特征E被直接公开。 |
| **F：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。** <br>**《直接公开》** | [0022]段：“When the read operation is completed or substantially completed... after the read operation has been determined to be complete (or substantially complete) the address switch signal WCLK switches state (e.g., goes high)...” <br>[0026]段：“In the case of a write only operation... the write address switch signal is set to a high level during initial circuit operation so that the write address is provided to the pre-decoder 106 at the earliest opportunity.” <br>[0032]段：“At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high.” <br>[0038]段：“Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5)...” | 对比文件中的写地址切换信号WCLK由控制单元103生成，其作用正是控制多路复用器切换到写地址，从而实质上“生成”了写入操作（数据路径接通）。在第一模式（读写模式）下，WCLK在读取操作完成后（此时相当于“读取时钟处于重置状态”，即ICLK为低，见[0031]段）且写地址已锁存（第一电路输出被设置，即BCLK为高）时变为高电平（T5，见[0032]段）。在第二模式（只写模式）下，对比文件明确说明WCLK可以在电路操作初期（即在存储器周期开始时，响应于BCLK上升）就被设置为高电平，以便尽早提供写地址（见[0026], [0038]段）。这与特征F的描述完全一致。因此，特征F被直接公开。 |
| **G：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。** <br>**《直接公开》** | [0022]段：“When the read operation is completed or substantially completed... after the read operation has been determined to be complete (or substantially complete) the address switch signal WCLK switches state (e.g., goes high)...” <br>结合[0031]段可知，读操作完成导致ICLK变低（读取时钟重置），随后WCLK变高（设置写入时钟）。 | 该特征是对特征F在第一模式下具体实现方式的描述。如特征F所述及对比文件[0022]、[0032]段和图2所示，在第一模式下，写入时钟（由WCLK的高电平体现）是在读取操作完成（即读取时钟重置，体现为ICLK变低）之后才被设置（WCLK变高）的。这直接公开了“响应于读取时钟的重置而设置写入时钟”这一技术手段。 |
| **H：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。** <br>**《直接公开》** | [0026]段：“In the case of a write only operation... the write address switch signal is set to a high level during initial circuit operation so that the write address is provided to the pre-decoder 106 at the earliest opportunity.” <br>[0038]段：“Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5)...” | 该特征是对特征F在第二模式下具体实现方式的描述。对比文件明确记载，在只写操作模式下，写地址切换信号WCLK可以在电路初始操作时（即在存储器周期开始后不久，响应于BCLK上升）就被设置为高电平（见[0026]段），以提前写操作时序（见[0010f]段）。这直接公开了“响应于存储器周期的开始而设置写入时钟”这一技术手段。 |
| **I：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。** <br>**《直接公开》** | [0035]段：“Having completed the write operation and in response to the internal clock signal ICLK going low, at time T8... the write address switch signal WCLK goes low to reset the multiplexer 104...” | 对比文件描述，当写入操作完成时（由自定时跟踪电路105确定），写地址切换信号WCLK会变低（T8）。WCLK从高变低，意味着用于启动写操作的“写入时钟”效果结束，即写入时钟被重置。这直接公开了特征I。 |
| **J：其中：所述第一电路包括锁存器** <br>**《隐含公开》** | [0010a]段：“a write port address latch operable to hold a write address in response to the external signal;” <br>[0027]段：“...a write port address input is applied to a write port address latch 102.” | 特征E中所述的“第一电路”在对比文件中明确为“写入端口地址锁存器（write port address latch 102）”。锁存器（latch）是本领域公知的电路元件。因此，本领域技术人员能够毫无疑义地确定第一电路包括锁存器。特征J被隐含公开。 |
| **K：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。** <br>**《隐含公开》** | [0022]段：“When the read operation is completed or substantially completed... after the read operation has been determined to be complete (or substantially complete) the address switch signal WCLK switches state...” <br>[0032]段：“At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high.” <br>结合图2时序图，WCLK的生成依赖于读操作完成（关联ICLK/ACLK状态，即“读取时钟”重置）和写地址已锁存（BCLK为高，即“第一电路的输出”被设置）。 | 对比文件中的“第二电路”（即生成WCLK信号的逻辑部分，位于控制单元103内）其功能是：在读写模式下，当检测到读操作完成（这关联着“读取时钟”处于重置状态，如ICLK为低或ACLK为低）且写地址锁存有效（BCLK为高，代表“第一电路的输出”被设置）时，才将WCLK置高。在只写模式下，当检测到没有读请求且写地址锁存有效（BCLK上升）时，也将WCLK置高。这正是一种基于“第一电路的输出”（通过BCLK体现）和“读取时钟”的状态（通过检测读操作是否发生/完成来体现）进行逻辑判断（即“选通”）以生成写入时钟（WCLK）的电路逻辑。本领域技术人员能够从对比文件的描述中合理推断出这一逻辑关系。因此，特征K被隐含公开。 |
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