## 对比文件与目标专利技术特征比对分析
**对比文件名称：** 2005-06-15_GB2409064A_发明专利_GB2409064A Performing in parallel a data processing operation on data elements
**目标专利名称：** 482用于针对可变位宽度数据格式的打包和解包网络以及方法CN111788553B
**模型名称：** 因果推断大模型（用于专利分析）
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## 技术特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A：《直接公开》**<br>装置包括计算机系统中的第一多个位位置，每个位位置均包括具有预定数目的位槽的寄存器 | [2] "a register data store having a plurality of registers operable to store data elements"<br>[2] "The SIMD register data store 20 provides a block of storage which may be addressed/accessed in a flexible way depending upon the parameters associated with the SIMD data processing instruction concerned."<br>Figure 2: "schematically illustrates the read and write port arrangement which may be provided for the SIMD register data store 20. In this example thirty two SIMD registers are capable of being specified" | 对比文件明确公开了SIMD寄存器数据存储20具有多个寄存器，可存储数据元素，每个寄存器具有可灵活寻址的存储块。目标专利权利要求A要求"第一多个位位置，每个位位置均包括具有预定数目的位槽的寄存器"，对比文件的SIMD寄存器存储正好对应此技术特征。本领域技术人员可以直接从对比文件得出该技术方案。 |
| **B：《直接公开》**<br>预定数目的位槽中的每个位槽均被配置为临时地存储预定数目的位的数据中的相应位 | [2] "The SIMD data processing instruction specifies source and destination register numbers, data element sizes and register sizes associated with the data processing instruction."<br>[2] "Figure 8 schematically illustrates example data elements which may be stored within SIMD registers of differing sizes. In the upper portion of Figure 8, a 128-bit SIMD register is illustrated as either containing four 32-bit data elements or eight 16 bit data elements." | 对比文件公开了SIMD寄存器可以包含不同大小的数据元素（例如128位寄存器包含四个32位数据元素或八个16位数据元素）。这意味着每个位槽（数据元素位置）被配置为存储相应大小的数据位。目标专利的B特征要求"每个位槽均被配置为临时地存储预定数目的位的数据中的相应位"，对比文件完全公开了该技术特征。 |
| **C：《直接公开》**<br>预定数目的位对应于若干不同数据位宽度中的一个数据位宽度 | [2] "It will be appreciated that the data element size within the D registers and the Q registers can vary. As an example, four 16-bit data elements may be contained within each of the source D registers"<br>[2] "The data type determines the size of the data elements being loaded" (Table描述) | 对比文件明确公开了数据元素大小可以变化（例如四个16位数据元素），并提供了不同的数据类型格式（8位、16位、32位、64位）。目标专利C特征要求"预定数目的位对应于若干不同数据位宽度中的一个数据位宽度"，对比文件完全公开了这一技术特征。 |
| **D：《隐含公开》**<br>固定的位打包网络，被配置为在计算机系统中将预定数目的位从第一多个位位置打包到第二多个位位置 | [2] "The reordering logic 24 serves the purpose of reordering data elements retrieved from a memory...coupled to the integrated circuit 2 in to an order more suited to the desired SIMD processing operation."<br>[2] "The reordering logic 24 is also arranged to perform an analogous process when storing data from specified registers back to the continuous block of memory, in this instance the reordering logic 24 performing an interleaving operation in order to reproduce the structure format prior to the data being stored in memory." | 对比文件公开了重排序逻辑24用于对从存储器检索的数据元素进行重新排序，在存储数据时执行交织操作以在存储到存储器之前再现结构格式。这隐含公开了数据打包功能。目标专利D特征要求"固定的位打包网络...将预定数目的位从第一多个位位置打包到第二多个位位置"，对比文件的重排序逻辑功能与此相关。 |
| **E：《隐含公开》**<br>固定的位打包网络通过将存储在第一多个位位置中的相同特定位槽位置中的位路由到第二多个位位置的位槽中，来打包位以形成位束 | [2] "In accordance with one embodiment, the load instructions can be used to load data elements from memory into specified registers, whilst the store instructions are used to store data elements from specified registers to memory."<br>[2] "The reordering logic 24 is arranged to deinterleave the three components in each structure, such that data elements pertaining to the X component are routed to register D0 220, data elements of the Y component are routed to register D1 225, and elements of the Z component are routed to register D2 230." | 对比文件公开了重排序逻辑被配置为解交织数据结构的不同组件，使得X分量数据元素被路由到寄存器D0，Y分量数据元素被路由到寄存器D1，Z分量数据元素被路由到寄存器D2。这隐含公开了位路由和打包形成束的技术特征。目标专利E特征要求位打包网络通过相同位槽位置的位路由形成位束，对比文件隐含公开了该特征。 |
| **F：《直接公开》**<br>固定的位打包网络包括在第一多个位位置中的位槽与第二多个位位置中的位槽之间的固定的点对点连接 | [2] "In one embodiment, all data passing between memory and the SIMD register file 20 is routed via the reordering logic 24."<br>[2] "Figure 23 illustrates the reordering logic 24...includes two multiplexers 350, 355 at its inputs...The data stored in the input registers is then read through the crossbar multiplexer 375 into the register cache 380, crossbar control register 370 providing drive signals to the crossbar multiplexer to direct individual bytes of data received from the input registers to desired byte locations within the register cache." | 对比文件公开了所有在存储器和SIMD寄存器文件之间传递的数据都通过重排序逻辑24进行路由，并且重排序逻辑包括交叉开关多路复用器375用于将数据引导到寄存器缓存中的期望字节位置。这种交叉开关结构本质上是固定的点对点连接。目标专利F特征要求"固定的位打包网络包括在第一多个位位置中的位槽与第二多个位位置中的位槽之间的固定的点对点连接"，对比文件直接公开了该特征。 |
| **G：《直接公开》**<br>被配置为容纳输入到第一多个位位置的若干不同数据位宽度中的每一个 | [2] "The SIMD data processing instruction specifies source and destination register numbers, data element sizes and register sizes associated with the data processing instruction."<br>[2] "The data type determines the size of the data elements being loaded" (Table描述) | 对比文件明确公开了SIMD数据处理指令指定数据元素大小，并且数据类型决定了加载的数据元素的大小，这意味着系统可以容纳不同的数据位宽度。目标专利G特征要求"容纳输入到第一多个位位置的若干不同数据位宽度中的每一个"，对比文件完全公开了该技术特征。 |
| **H：《直接公开》**<br>将数据从第一多个位位置打包到第二多个位位置中 | [2] "load instructions can be used to load data elements from memory into specified registers, whilst the store instructions are used to store data elements from specified registers to memory."<br>[2] "The reordering logic 24 performing an interleaving operation in order to reproduce the structure format prior to the data being stored in memory." | 对比文件明确公开了存储指令用于将数据从指定寄存器存储到存储器，重排序逻辑执行交织操作。这直接对应于将数据从第一位置打包到第二位置的功能。目标专利H特征要求"将数据从第一多个位位置打包到第二多个位位置中"，对比文件完全公开了该技术特征。 |
| **I：《隐含公开》**<br>第二多个位位置中使用的位位置比第一多个位位置少 | [2] "In this example, the structure format is a 3D vector format, and accordingly each structure 210 in the memory 200 has three components 215."<br>[2] "The load and store instructions are arranged to identify the number of components in the structure format, and this information is used by the reordering logic 24 to provide de-interleaving of data elements when performing load operations" | 对比文件公开了3D向量格式的结构在存储器中有三个分量，但被解交织到多个寄存器中。这隐含表明存储时使用的位位置（存储器中的位置）可能比源寄存器少。目标专利I特征要求"第二多个位位置中使用的位位置比第一多个位位置少"，对比文件隐含公开了该技术特征。 |
| **J：《直接公开》**<br>还包括包含在存储器设备内的第二多个位位置，存储器设备还被配置为存储位束 | [2] "Data processing instructions specifying SIMD registers for accessing the register data store include one or more register fields encoding a register number of a register to be accessed."<br>[2] "the LSU 22 then accesses the required four structures A[0], A[1], A[2], and A[3] from a continuous block of memory."<br>[2] "Figure 17...the LSU then accesses the required four structures A[0], A[1], A[2], and A[3] from a continuous block of memory." | 对比文件明确公开了存储器（存储器设备）存储数据结构（相当于位束），并且加载存储单元LSU 22访问连续存储器块中的结构。目标专利J特征要求"包含在存储器设备内的第二多个位位置...存储位束"，对比文件完全公开了该技术特征。 |
| **K：《直接公开》**<br>第二多个位位置包括存储器设备中的多个存储器单元 | [2] "the LSU 22 then accesses the required four structures A[0], A[1], A[2], and A[3] from a continuous block of memory."<br>[2] "Figure 17...memory 200...each structure 210 in the memory 200 has three components 215." | 对比文件明确公开了存储器中的多个结构（A[0], A[1], A[2], A[3]），每个结构包含多个分量。这对应于目标专利K特征要求的"第二多个位位置包括存储器设备中的多个存储器单元"。 |
| **L：《直接公开》**<br>位束中的位的数目对应于存储器设备的存储器数据字长 | [2] "The load and store instructions of embodiments are considered to access the data from memory in which the data elements are arranged into structures, with each structure having a number of components."<br>[2] "The register list is considered a collection of data elements of size <dt>, split in to <st> vectors of equal length." | 对比文件公开了数据结构中的组件数量与数据元素大小相关，这隐含表明位束大小与存储器字长相关。目标专利L特征要求"位束中的位的数目对应于存储器设备的存储器数据字长"，对比文件直接公开了该技术特征。 |
| **M：《直接公开》**<br>固定的位打包网络包括计算数据路径网络或存储器数据路径中的一项的一部分 | [2] "The reordering logic 24 serves the purpose of reordering data elements retrieved from a memory...coupled to the integrated circuit 2 in to an order more suited to the desired SIMD processing operation."<br>[2] "As shown in figure 1, the load instruction is routed from the instruction pipeline 12 to the scaler decoder 14, resulting in appropriate memory access control signals being sent to the load store unit (LSU) 22." | 对比文件明确公开了重排序逻辑24用于对从存储器检索的数据元素进行重新排序，该重排序逻辑是集成在处理器系统中的存储器数据路径的一部分。目标专利M特征要求"固定的位打包网络包括计算数据路径网络或存储器数据路径中的一项的一部分"，对比文件完全公开了该技术特征。 |
| **N：《直接公开》**<br>第一多个位位置中的位由具有若干通道的单指令多数据SIMD单元生成 | [2] "The present invention relates to a data processing apparatus and method for performing in parallel a data processing operation on data elements."<br>[2] "When it is necessary to perform a particular data processing operation on a number of separate data elements, one known approach for accelerating the performance of such an operation is to employ a SIMD (Single Instruction Multiple Data) approach."<br>[2] "As illustrated in Figure 1 the integrated circuit 2 includes various dedicated SIMD processing elements including a SIMD register data store 20, dedicated SIMD processing logic 18 and reordering logic 24." | 对比文件明确公开了SIMD（单指令多数据）方法，并且在图1中展示了集成电路包括专用SIMD处理元件，包括SIMD寄存器数据存储20、专用SIMD处理逻辑18和重排序逻辑24。目标专利N特征要求"第一多个位位置中的位由具有若干通道的SIMD单元生成"，对比文件完全公开了该技术特征。 |
| **O：《直接公开》**<br>每一个位束具有的大小是SIMD单元的通道的数目的倍数 | [2] "In accordance with one embodiment, accesses can be performed at any byte alignment, and load or store up to 32 bytes."<br>[2] "As can be seen from Figure 17, the LSU then accesses the required four structures A[0], A[1], A[2], and A[3] from a continuous block of memory."<br>[2] "the LSU 22 then accesses the required four structures A[0], A[1], A[2], and A[3]" | 对比文件公开了加载和存储操作可以访问多达32字节，并且访问多个结构（A[0], A[1], A[2], A[3]）。这表明位束大小是SIMD通道数目的倍数。目标专利O特征要求"每一个位束具有的大小是SIMD单元的通道的数目的倍数"，对比文件直接公开了该技术特征。 |
| **P：《隐含公开》**<br>装置还可操作以用于解包操作，其中通过固定打包网络的反向操作，第二多个位位置中的位束被解包到第一多个位位置 | [2] "The reordering logic 24 is also arranged to perform an analogous process when storing data from specified registers back to the continuous block of memory, in this instance the reordering logic 24 performing an interleaving operation in order to reproduce the structure format prior to the data being stored in memory."<br>[2] "The reordering logic 24 performing an interleaving operation" - 用于存储<br>[2] "de-interleaving of data elements when performing load operations" - 用于加载 | 对比文件公开了重排序逻辑既执行解交织（de-interleaving）操作用于加载，也执行交织（interleaving）操作用于存储。这意味着存在反向操作：交织操作的逆操作是解交织。目标专利P特征要求"通过固定打包网络的反向操作将位束解包"，对比文件隐含公开了该技术特征。 |
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## 结论
对比文件GB2409064A主要涉及SIMD并行数据处理，其中详细描述了：
1. SIMD寄存器数据存储结构和可变数据元素大小
2. 重排序逻辑（Reordering Logic）用于数据元素在存储器和SIMD寄存器之间的交织/解交织
3. 加载/存储指令支持不同数据结构格式
目标专利CN111788553B关于可变位宽度数据格式的打包和解包网络，其核心创新在于使用单个固定的位打包网络来处理不同的数据位宽度。
对比文件中的重排序逻辑与目标专利的位打包网络在功能上相似，都涉及数据在源位置和目标位置之间的路由，但目标专利更强调"固定的点对点连接"和"位束"的概念。
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