## 对比文件与目标专利技术特征比对分析
### 对比文件名称
2015-08-06_WO2015116474A_发明申请_WO2015116474A1 FORMAT CONVERSION DURING LOAD_STORE OPERATIONS IN A VECTOR PROCESSOR
### 目标专利名称
482用于针对可变位宽度数据格式的打包和解包网络以及方法 CN111788553B
### 本次调用的模型名称
DeepSeek-V2.5
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## 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《直接公开》<br>所述装置包括：所述计算机系统中的第一多个位位置，所述第一多个位位置中的每个位位置均包括具有预定数目的位槽的寄存器 | [0046] "the memory 110 may be divided into 32 banks, where each bank has a width of 32 bits...The controller 315 may read data from one or more banks of the memory 110, in which 32 bits are read from each bank."<br>[0047] "a data vector in the memory 110 may comprise a set of data samples, where each sample comprises a number of bits that is less than a bank width (e.g., 32 bits)." | 对比文件公开了存储器被划分为多个银行（banks），每个银行具有32位宽度。数据向量包含一组数据样本，每个样本由小于银行宽度的若干位组成。这对应于目标专利中"第一多个位位置"的概念，每个位位置对应一个银行/存储单元，每个位位置具有预定数目的位槽（32位）。 |
| **技术特征B**：《直接公开》<br>并且所述预定数目的位槽中的每个位槽均被配置为临时地存储预定数目的位的数据中的相应位 | [0046] "The 32 bits read from each bank are transported on the respective 32-bit data lane of the bus 317."<br>[0049] "The first latch 320 latches the read samples, and outputs the latched samples to the cross-bar circuit 325 via a plurality of data lanes (e.g., 32 32-bit data lanes)." | 对比文件公开了每个银行读取的32位数据通过各自的数据通道传输，并被第一锁存器锁存。这对应于目标专利中位槽临时存储数据位的功能描述。 |
| **技术特征C**：《直接公开》<br>所述预定数目的位对应于若干不同数据位宽度中的一个数据位宽度 | [0046] "For example, each sample may comprise 8 bits, 10 bits, 12 bits, 16 bits, 20 bits, or 24 bits."<br>[0048] "the controller 315 may read 32 10-bit samples from 10 banks, 32 12-bits samples from 12 banks, 32 16-bit samples from 16 banks, etc." | 对比文件明确公开了样本可以包括8位、10位、12位、16位、20位或24位等多种不同数据位宽度，这直接对应目标专利中"若干不同数据位宽度"的技术特征。 |
| **技术特征D**：《隐含公开》<br>固定的位打包网络，被配置为在所述计算机系统中将所述预定数目的位从所述第一多个位位置打包到第二多个位位置 | [0095] "[0095] In step 1220, the samples are unpacked to obtain a plurality of unpacked samples. For example, the samples may be unpacked by unpack logic (e.g., unpack logic 332)."<br>[0097] "[0093] ...sending the packed samples to the memory."<br>[0109] "The pack logic 1332 packs the format-converted samples from the format converters 1335." | 对比文件公开了打包逻辑(pack logic)将格式转换后的样本打包，以及解包逻辑(unpack logic)将样本解包。虽然未明确使用"固定位打包网络"术语，但pack logic和unpack logic的功能组合实现了打包/解包操作。然而，对比文件使用的是动态交叉开关电路而非固定的点对点连接，因此该特征被隐含公开。 |
| **技术特征E**：《直接公开》<br>其中所述固定的位打包网络被配置为通过将存储在所述第一多个位位置的每个相应位位置中的所述预定数目的位槽中的相同特定位槽位置中的所述预定数目的位中的所有位路由到所述第二多个位位置的特定位位置的寄存器的位槽中，来打包所述预定数目的位，以在所述第二多个位位置的相应的位位置中形成位束 | [0049] "The cross-bar circuit 325 is configured to reroute the data lanes on which the samples are transported. For example, the cross-bar circuit 325 may be configured to couple any one of the data lanes at the input of the cross-bar circuit 325 to any one of the data lanes at the output of the cross-bar circuit 325."<br>[0063] "[0053] The cross-bar circuit 325 may also reposition the first and second portions 410a and 410b with respect to each other...the cross-bar circuit 325 may reposition the first and second portions 410a and 410b with respect to each other so that the first and last samples are located at the boundaries 417 and 420, respectively, of the concatenated samples 610." | 对比文件公开了交叉开关电路(cross-bar circuit)被配置为重新路由数据通道，将输入数据通道耦合到输出数据通道，实现样本的拼接和对齐。这与目标专利中"将相同位槽位置的位路由到第二多个位位置的位槽中形成位束"的技术特征在功能上等同。 |
| **技术特征F**：《隐含公开》<br>其中所述固定的位打包网络包括在所述第一多个位位置中的位槽与所述第二多个位位置中的位槽之间的固定的点对点连接 | [0051] "[0043] Each format converter 335 outputs the respective format-converted sample on a respective data lane (e.g., 32-bit data lane), as shown in FIG. 3."<br>[0061] "[0055] Each sample is transported to the sample-conversion logic 1330 via a respective data lane (e.g., 32-bit data lane)." | 对比文件公开了每个格式转换器通过各自的数据通道输出格式转换后的样本，每个样本通过各自的数据通道传输。虽然使用了交叉开关进行路由，但数据通道的连接在运行时是固定的。然而，对比文件使用的是可配置的交叉开关电路，而非目标专利所要求的"固定的点对点连接"，因此该特征被隐含公开。 |
| **技术特征G**：《直接公开》<br>并且被配置为：容纳输入到所述第一多个位位置的所述若干不同数据位宽度中的每一个 | [0046] "For example, each sample may comprise 8 bits, 10 bits, 12 bits, 16 bits, 20 bits, or 24 bits."<br>[0071] "[0062] In this embodiment, the fourth latch 345 may output 32-bit samples regardless of which datapath 915, 920 and 930 is selected by the multiplexer 940. When the second datapath 920 is selected, each 32-bit sample may comprise a 16-bit sample padded with 16 zeros...When the third datapath 930 is selected, each 32-bit sample may comprise an 8-bit sample padded with 24 zeros." | 对比文件公开了系统能够处理8位、10位、12位、16位、20位和24位等多种不同数据位宽度的样本，并且通过不同的数据路径和填充零的方式适应不同的位宽度。 |
| **技术特征H**：《直接公开》<br>并且将数据从所述第一多个位位置打包到所述第二多个位位置中 | [0109] "The pack logic 1332 packs the format-converted samples from the format converters 1335. For example, if each format-converted sample has a width of 12 bits, then the pack logic 1332 may pack the format-converted samples into 384 bits."<br>[0063] "[0052] The second latch 327 latches the concatenated samples 610 from the cross-bar circuit 325, and provides them to the unpack logic 332." | 对比文件明确公开了打包逻辑(pack logic)将格式转换后的样本打包，以及交叉开关电路将样本拼接/连接后传输到解包逻辑。 |
| **技术特征I**：《直接公开》<br>其中所述第二多个位位置中使用的位位置比所述第一多个位位置少 | [0048] "if each sample comprises a number of bits that is less than the bank width (e.g., 32 bits), then the controller 315 may read the samples from a subset of the banks. For example, the controller 315 may read 32 10-bit samples from 10 banks, 32 12-bits samples from 12 banks, 32 16-bit samples from 16 banks, etc." | 对比文件公开了当样本宽度小于银行宽度时，控制器从银行的子集读取样本。例如，32个12位样本从12个银行读取，而存储器有32个银行。这表明打包后使用的位位置数量减少。 |
| **技术特征J**：《直接公开》<br>还包括：包含在存储器设备内的所述第二多个位位置，其中所述存储器设备还被配置为存储所述位束 | [0036] "[0030] FIG. 1 illustrates one approach for providing format conversion of data vectors in a system 100. The system 100 comprises a memory 110..."<br>[0046] "the memory 110 may be divided into 32 banks, where each bank has a width of 32 bits."<br>[0097] "[0093] The method also comprises packing the format-converted samples, and sending the packed samples to the memory." | 对比文件公开了系统包括存储器110，存储器被划分为多个银行，并且打包后的样本被发送到存储器存储。 |
| **技术特征K**：《直接公开》<br>其中所述第二多个位位置包括所述存储器设备中的多个存储器单元 | [0046] "the memory 110 may be divided into 32 banks, where each bank has a width of 32 bits." | 对比文件公开了存储器被划分为32个银行(banks)，每个银行有32位宽度，这对应于目标专利中的"多个存储器单元"。 |
| **技术特征L**：《直接公开》<br>其中位束中的位的数目对应于所述存储器设备的存储器数据字长 | [0046] "The load path 310 may be coupled to the memory 110 via a 1024-bit memory bus 317 comprising 32 32-bit data lanes, where each data lane corresponds to a respective one of the banks of the memory 110."<br>[0109] "if each format-converted sample has a width of 12 bits, then the pack logic 1332 may pack the format-converted samples into 384 bits." | 对比文件公开了打包逻辑将样本打包成384位（32个12位样本），并且通过1024位存储器总线（32个32位数据通道）传输，这对应于存储器数据字长的概念。 |
| **技术特征M**：《直接公开》<br>其中固定的位打包网络包括计算数据路径网络或存储器数据路径中的一项的一部分 | [0042] "[0034] FIG. 2 shows a system 200 according to an embodiment of the present disclosure. The system 200 comprises the memory 110, the vector unit 140, and a load/store unit 235. The load/store unit 235 is configured to perform on-the-fly format conversion on a data vector in the process of loading the data vector from the memory 110 into the vector unit 140."<br>[0043] "[0035] FIG. 3 shows an exemplary implementation of a load path 310 of the load/store unit 235 according to an embodiment of the present disclosure." | 对比文件公开了load/store单元执行加载路径和存储路径操作，包括存储器数据路径中的格式转换和数据打包/解包操作。 |
| **技术特征N**：《直接公开》<br>其中所述第一多个位位置中的位由具有若干通道的单指令多数据SIMD单元生成 | [0036] "[0030] A vector processor may be used to accelerate processing of baseband signals...in which each data vector comprises a set of data samples. A vector processor may comprise reconfigurable datapaths, logic and arithmetic devices...that can be programed to perform various vector operations on data vectors."<br>[0042] "[0034] The system 200 comprises the memory 110, the vector unit 140, and a load/store unit 235." | 对比文件公开了向量处理器(vector processor)用于加速处理数据向量，向量单元(vector unit)可执行各种向量操作。这对应于目标专利中的"单指令多数据SIMD单元"。 |
| **技术特征O**：《隐含公开》<br>其中每一个位束具有的大小是所述SIMD单元的通道的数目的倍数 | [0046] "during a load operation, the controller 315 may read a plurality of samples (e.g., 32 samples) from the memory 110."<br>[0050] "[0042] For the example in which 32 samples are read from the memory 110 at a time, the load path 310 may comprise 32 format converters 335 for performing format conversion on the 32 samples in parallel." | 对比文件公开了一次读取32个样本，并有32个格式转换器并行处理。这暗示了位束大小与SIMD通道数目的关系。然而，对比文件未明确说明位束大小是通道数目的"倍数"关系，因此该特征被隐含公开。 |
| **技术特征P**：《直接公开》<br>其中所述装置还可操作以用于解包操作，其中通过所述固定的位打包网络的反向操作，所述第二多个位位置中的位束被解包到所述第一多个位位置 | [0095] "[0121] In step 1220, the samples are unpacked to obtain a plurality of unpacked samples. For example, the samples may be unpacked by unpack logic (e.g., unpack logic 332)."<br>[0096] "[0122] In step 1230, format conversion is performed on the unpacked samples in parallel." | 对比文件公开了加载操作中的解包步骤，通过解包逻辑将打包的样本解包成多个未打包的样本，并对未打包的样本并行执行格式转换。这与目标专利中解包操作的描述对应。 |
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## 综合分析
### 直接公开的技术特征
**A、B、C、E、G、H、I、J、K、L、M、N、P** 共13个技术特征被对比文件直接公开。
### 隐含公开的技术特征
**D、F、O** 共3个技术特征被对比文件隐含公开：
- **技术特征D**（固定的位打包网络）：对比文件公开了pack logic和unpack logic实现打包/解包，但使用动态交叉开关而非固定点对点连接
- **技术特征F**（固定的点对点连接）：对比文件使用了可配置的交叉开关电路，虽然数据通道连接在运行时相对固定，但并非目标专利要求的"固定点对点连接"
- **技术特征O**（位束大小是SIMD通道数目的倍数）：对比文件提到32个样本和32个格式转换器，但未明确说明倍数关系
### 关键差异说明
对比文件WO2015116474A1的核心技术方案是使用**交叉开关电路(cross-bar circuit)**和**可配置的多路复用器**实现灵活的路由和打包/解包操作，而目标专利强调的是**固定的点对点连接**的位打包网络。这是两者之间的本质区别：对比文件侧重于动态可配置的网络架构，目标专利侧重于静态固定的点对点网络架构。
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