对比文件名称：2009-11-10_发明授权_US07616513B1 Memory device, current sense amplifier, and method of operating the same
目标专利名称：169具有脉冲控制的读出放大器CN107533855B
本次调用模型名称：DeepSeek
以下是根据目标专利权利要求的技术特征划分，与对比文件US07616513B1进行比对的分析表格。
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子** | [0036] “the improved current sense amplifier of FIG. 3 comprises a pair of cross-coupled PMOS transistors M1 and M2... The source terminals of cross-coupled transistors M1 and M2 are coupled for receiving a differential input signal... the source terminals of transistors M1 and M2 may be coupled for receiving a pair of differential currents (IBL,IBLB) from one or more complementary bitlines (BL,BLB) of a memory device...” [0038] “When the SAEN signal goes high, the current sense amplifier (ISA) is enabled, and cell current starts flowing into the source terminals of cross-coupled transistors M1 and M2. The differential currents (IBL,IBLB) are translated into a differential voltage (VBL,VBLB) by transistors M1, M2 and supplied to the output nodes of ISA 300.” | 被对比文件**直接公开**。对比文件中的交叉耦合晶体管M1和M2构成差分对，其源极接收来自互补位线(BL, BLB)的差分电流(对应于目标专利中由位线间电压差引起的电流)，并将电流引导至各自的漏极（输出节点），从而在输出节点产生差分电压。这与目标专利中差分对晶体管响应位线电压差引导电流，并具有输出端子（漏极）的技术特征完全相同。 |
| **B：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号** | [0047] “delay element 350, which is controlled by the sense amp enable (SAEN) signal.” [0048] “the active high SAEN signal is supplied to delay element 350, where it is delayed for a predetermined amount of time. ... delay element 350 may include any type of fixed or adjustable delay, one example of which is a combination of inverters.” [0048] “delay element 350 supplies a delayed version of the SAEN signal to the gate terminal of equalization transistor M7” | 被对比文件**直接公开**。对比文件明确公开了延迟元件(delay element)350，其接收感测放大器使能信号(SAEN，相当于目标专利的读出使能信号)并延迟一段预定时间，以产生SAEN信号的延迟版本(delayed version of the SAEN signal)。这完全对应于目标专利中配置为延迟读出使能信号以提供延迟的读出使能信号的延迟电路。 |
| **C：与晶体管的所述差分对相对应的成对的第一上拉晶体管** | 未明确公开。对比文件中有负载晶体管M3、M4（始终导通），以及可配置负载晶体管M5、M6（由LV信号控制），但没有任何一个晶体管对的功能是在延迟的读出使能信号控制下“关断”的。均衡晶体管M7虽然在延迟期间导通，但其连接在两个输出节点之间用于均衡，并非耦合在输出端子与电源节点之间的“上拉”晶体管。 | **未被公开**。对比文件没有公开与目标专利中“第一上拉晶体管”相对应的元件。目标专利的第一上拉晶体管核心特征是响应延迟的读出使能信号而关断，用于在读取初期强上拉防止毛刺，后期关断以允许快速判决。对比文件中的M3、M4始终导通，M5、M6由电压模式控制信号LV控制，均衡晶体管M7功能是短路输出节点，均不具备此特定控制逻辑和功能。 |
| **D：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，** | 由于特征C未被公开，因此该连接关系在对比文件中无对应。 | **未被公开**。 |
| **E：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断** | 由于特征C未被公开，因此该控制逻辑在对比文件中无对应。 | **未被公开**。 |
| **F：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，** | [0039] “current sense amplifier 300 includes an additional pair of PMOS load transistors M5 and M6. ... transistors M5 and M6 may be turned off under low voltage conditions (e.g., 1.2V and below) to increase circuit stability. On the other hand, transistors M5 and M6 may be turned on under high voltage conditions (e.g., above 1.2V) to increase speed.” [0040] “The activation/deactivation of transistors M5/M6 is accomplished by using a digital control signal (LV) that is held at a logic low value for high voltage operation and a logic high value for low voltage operation.” | **隐含公开**。对比文件公开了附加的一对PMOS负载晶体管M5和M6，它们与差分对晶体管M1、M2相对应（分别并联在M3、M4上，连接至M1、M2的漏极）。虽然M5和M6的通断由LV信号控制以适配不同电压模式，并非“总是接通”，但在特定设计或工作模式下（例如，为了始终追求高速度而将LV信号固定为低电平），它们可以被配置为始终导通。本领域技术人员能够理解，为了实现一个始终导通的“弱上拉”功能，可以省略LV控制或将LV信号固定为使其导通的状态，从而将M5、M6用作“总是接通”的第二上拉晶体管。因此，对比文件隐含公开了“成对的第二上拉晶体管”这一元件。 |
| **G：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，** | [0039] “The source terminal of transistor M5 is coupled to the source terminal of transistor M3, and to the drain terminal of transistor M1. The drain terminal of transistor M5 is coupled to the drain terminal of transistor M3, and to the drain terminal of transistor M8.” 结合图3，晶体管M5、M6的源极连接至VCC（电源节点），漏极通过M3/M4和M8连接到地。 | **未被公开**。对比文件中，晶体管M5和M6的源极连接至电源VCC，漏极连接至晶体管M3/M4的源极以及M1/M2的漏极（输出节点）。然而，M3/M4和M8串联在M5/M6的漏极和地之间。因此，M5/M6并非直接耦合在输出端子与电源节点之间，而是其电流路径最终通向地。这与目标专利中第二上拉晶体管直接连接在输出端子与电源节点之间（无串联其他有源器件）的结构不同。虽然功能上有相似之处（提供上拉），但具体的连接关系未被公开。 |
| **H：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。** | 关于“总是接通”：参见特征F论述，仅在特定模式下可视为隐含。关于尺寸比较：对比文件全文未提及晶体管M3/M4与M5/M6之间的相对尺寸关系，也未提及任何上拉晶体管的尺寸比较。 | **未被公开**。对比文件没有公开任何关于第一上拉晶体管（因其不存在）与第二上拉晶体管（M5/M6）的尺寸比较。目标专利中“第一上拉晶体管尺寸大于第二上拉晶体管”是确保初期强上拉、后期不影响速度的关键设计，对比文件完全没有涉及此设计点。 |
| **I：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。** | [0037] “The drain-to-source path of transistor M8 is coupled between the source terminals of load transistors M3, M4 and ground. ... the current sense amplifier may be activated (i.e., turned-on) when an active sense amplifier enable (SAEN) signal is supplied to the gate terminal of transistor M8.” [0038] “When the SAEN signal goes high, the current sense amplifier (ISA) is enabled, and cell current starts flowing...” | 被对比文件**直接公开**。对比文件中的NMOS晶体管M8即为使能晶体管，其栅极接收感测放大器使能信号SAEN。当SAEN信号有效（高电平）时，M8导通，为整个电流感测放大器提供到地的电流路径，使电流开始流动。这等同于目标专利中响应读出使能信号确立而生成电流的电流源晶体管。 |
| **J：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。** | [0037] “The drain terminals of transistors M3 and M4 are also coupled together (i.e., mutually-connected) and coupled to the drain terminal of enable transistor M8. The drain-to-source path of transistor M8 is coupled between the source terminals of load transistors M3, M4 and ground.” 结合图3，M1、M2的漏极（第一端子/输出端子）连接至M3、M4的源极，M3、M4的漏极共同连接到M8的漏极，M8的源极接地。 | 被对比文件**直接公开**。对比文件中，电流源晶体管M8通过负载晶体管M3和M4（以及可能的M5、M6）连接到差分对晶体管M1和M2的漏极（第二端子/输出端子）。虽然存在中间器件（M3/M4），但M8构成了从差分对晶体管输出端子到地的电流通路的核心控制开关。在本领域技术人员看来，这种串联连接方式实现了“电流源晶体管耦合在...与接地之间”的功能。因此，该特征被直接公开。 |
| **K：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。** | 由于特征C未被公开，因此该晶体管类型特征在对比文件中无对应。 | **未被公开**。 |
| **L：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。** | [0039] “current sense amplifier 300 includes an additional pair of PMOS load transistors M5 and M6.” [0036] “Like the previous embodiment, the improved current sense amplifier of FIG. 3 comprises ... a pair of PMOS load transistors M3 and M4.” [0037] “The gate terminals of transistors M3 and M4 are coupled together (i.e., mutually-connected) and coupled to ground.” | 关于“成对的PMOS第二上拉晶体管”：对比文件明确公开了附加的一对PMOS负载晶体管M5和M6（见[0039]），它们可以被视为第二上拉晶体管（如特征F论述）。关于“栅极耦合到接地”：对比文件明确公开了第一对PMOS负载晶体管M3和M4的栅极相互连接并耦合到地（见[0037]）。虽然M5和M6的栅极由LV信号控制，但M3和M4完全符合“PMOS晶体管、栅极接地”的描述。本领域技术人员能够理解，目标专利中“总是接通”的第二上拉晶体管可以通过栅极接地的PMOS晶体管实现。对比文件公开了这种实现方式（M3、M4），尽管它们被描述为主要负载，但其结构（PMOS、栅极接地）与目标专利的第二上拉晶体管相同。因此，该特征被直接公开。 |
| **M：其中所述延迟电路包括串联反相器链。** | [0048] “delay element 350 may include any type of fixed or adjustable delay, one example of which is a combination of inverters.” | **隐含公开**。对比文件明确指出延迟元件可以包括反相器的组合(a combination of inverters)。本领域技术人员熟知，为了实现信号延迟，将多个反相器串联构成反相器链是一种常规且典型的技术手段。因此，从“反相器的组合”这一描述中，本领域技术人员能够毫无疑义地推导出延迟电路可以包含串联反相器链。 |
| **N：其中所述串联反相器链包括偶数数目的反相器。** | 对比文件未明确说明反相器链中反相器的数目是偶数。 | **未被公开**。对比文件仅提及反相器组合的示例，未具体限定其数目奇偶性。目标专利中限定偶数数目是为了确保延迟信号与原始信号同相（对PMOS上拉管关断），这是一个特定的设计选择，对比文件未公开此细节。 |
| **O：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。** | [0036] “the improved current sense amplifier of FIG. 3 comprises a pair of cross-coupled PMOS transistors M1 and M2. ... The gate terminal of transistor M1 is coupled to the drain terminal of transistor M2, while the gate terminal of transistor M2 is coupled to the drain terminal of transistor M1.” 结合图3，M1和M2的源极接电源VCC，漏极作为输出节点。 | 被对比文件**直接公开**。对比文件的核心元件即是一对交叉耦合的PMOS晶体管M1和M2。如图3所示，每个晶体管M1、M2的源极耦合至电源节点VCC，漏极耦合至对应的输出节点（即差分对晶体管M1、M2自身的漏极，也是输出端子）。其栅极交叉耦合至对方的输出端子。这完全符合目标专利对交叉耦合晶体管的描述。 |
| **P：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。** | [0036] “The gate terminal of transistor M1 is coupled to the drain terminal of transistor M2, while the gate terminal of transistor M2 is coupled to the drain terminal of transistor M1.” | 被对比文件**直接公开**。对比文件明确描述了交叉耦合的连接关系：晶体管M1的栅极连接到晶体管M2的漏极（输出端子），晶体管M2的栅极连接到晶体管M1的漏极（输出端子）。这完全对应于目标专利的特征描述。 |
| **Q：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。** | [0048] “the predetermined amount of time may be based on an amount of fabrication-related mismatch...” [0048] “In one embodiment, the predetermined time period may be selected from a range comprising about 0 picoseconds to about 100 picoseconds.” 结合上下文，该预定延迟时间是在感测周期开始后，均衡晶体管M7导通的时间，其本质是SAEN信号确立时段的一部分。 | 被对比文件**直接公开**。对比文件公开了延迟元件350将SAEN信号延迟一段预定时间，该延迟时间用于控制均衡晶体管M7在感测周期初始阶段的导通。该延迟时间是感测周期（SAEN信号确立时段）内的一小段时间，即“确立时段的分数”。虽然对比文件用绝对时间（如0-100ps）描述，但本领域技术人员能够理解，该时间必然是整个感测使能时间段的一部分，即一个分数。因此，该特征被直接公开。 |
| **R：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。** | [0036] “the source terminals of transistors M1 and M2 may be coupled for receiving a pair of differential currents (IBL,IBLB) from one or more complementary bitlines (BL,BLB) of a memory device” | **隐含公开**。对比文件明确公开了差分电流IBL和IBLB来自互补位线BL和BLB。在存储器电路中，位线电压差产生差分电流。对于本领域技术人员而言，为了实现电流感测，差分对晶体管（M1, M2）的输入端（通常是栅极）需要耦合到位线以感知电压/电流差。虽然此处描述的是源极接收电流，但在典型的差分放大器（如电流镜负载或交叉耦合负载结构）中，输入信号（电压或电流）施加于栅极是更常见的配置。说明书背景技术图2的常规设计也显示了差分输入。结合本领域公知常识，从“接收来自互补位线的差分电流”可以毫无疑义地推断出，这些电流是由施加在晶体管输入端的电压（即栅极电压）控制的，因此隐含公开了栅极耦合到位线的特征。 |
| **S：其中所述位线和所述互补位线两者是SRAM位线。** | [0033] “may be used within a high speed dual-port static RAM (SRAM) device.” [0052] “The inventive concepts described herein were applied to an 18 MB dual-port SRAM device” | **隐含公开**。对比文件明确指出其改进的电流感测放大器适用于高速双端口SRAM器件，并已应用于SRAM产品。因此，当该感测放大器用于SRAM时，其所连接的互补位线自然就是SRAM位线。本领域技术人员阅读对比文件后，能够直接且毫无疑义地得出该位线为SRAM位线的结论。 |
<<<A>>><<<B>>><<<I>>><<<J>>><<<L>>><<<O>>><<<P>>><<<Q>>><<<f>>><<<m>>><<<r>>><<<s>>>