对比文件名称：2008-06-19_发明申请_US20080143390A1 SENSE AMPLIFIER PROVIDING LOW CAPACITANCE WITH REDUCED RESOLUTION TIME
目标专利名称：具有脉冲控制的读出放大器CN107533855B
模型名称：DeepSeek-R1
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**《直接公开》<br>包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子 | 说明书第[0039]段：“When a sufficient voltage difference appears on the bit-lines, the first control signal SAEN1 goes high and the second control signal SAEN2 remains low for a small time interval... so both of these will discharge the nodes INP and INN with a current difference with a very fast rate.” <br>结合图4、5及说明书第[0030]-[0032]段对放电装置MN1、MN2的描述：MN1的栅极通过MP1连接到位线BITIO，MN2的栅极通过MP2连接到互补位线BITBIO。MN1和MN2的漏极分别连接到锁存器输出节点INP和INN。 | 对比文件公开了放电装置MN1和MN2，其栅极分别接收来自位线BITIO和互补位线BITBIO的信号（通过传输管MP1和MP2）。当位线对上出现足够的电压差时，MN1和MN2会以不同的电流速率对输出节点INP和INN放电（引导电流），形成电压差。MN1和MN2构成了一对响应位线电压差以引导电流的晶体管，其漏极端子（连接到INP/INN）即为输出端子。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**《直接公开》<br>延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号 | 说明书第[0034]段：“The delay circuit 402 is operatively coupled among the first PMOS transistor MP1, the second PMOS transistor MN2 and the pull down circuit MN7 for producing a delay between the first control signal SAEN1 and the second control signal SAEN2. In an embodiment, the delay circuit 402 can be designed using two invertors in series...” <br>说明书第[0039]段：“...the second control signal SAEN2 remains low for a small time interval, as provided by the delay elements...” | 对比文件明确公开了延迟电路402，其功能是在第一控制信号SAEN1和第二控制信号SAEN2之间产生延迟。SAEN1作为使能信号（相当于读出使能信号），SAEN2是其延迟后的版本（相当于延迟的读出使能信号）。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**《未公开》<br>与晶体管的所述差分对相对应的成对的第一上拉晶体管 | 说明书及附图中未见与差分对（MN1/MN2或MN3/MN4）的输出节点（INP/INN）直接相连，并专门用于上拉充电，且受延迟信号控制以关断的晶体管对。图4、5中连接到VDD和输出节点INP/INN的晶体管是交叉耦合的PMOS晶体管MP3和MP4，它们是锁存器的一部分，其导通状态由交叉耦合的节点电压决定，并非专门配置的、受延迟信号控制关断的“第一上拉晶体管”。 | 目标专利中的“第一上拉晶体管”（如P3‘， P4’）是专门设置、其栅极受延迟的读出使能信号控制、用于在读出初期对差分对输出端子上拉以防止毛刺的PMOS管。对比文件中的电路不具备此类专门设置并受控于延迟信号的“第一上拉晶体管”对。MP3和MP4是锁存器的固有部分，其功能是交叉耦合放大电压差，而非专门用于在特定时间段内上拉输出节点以防止毛刺。因此，该技术特征未被对比文件公开。 |
| **技术特征D**《未公开》<br>每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间 | 同上，对比文件不存在“第一上拉晶体管”。虽然MP3和MP4连接在VDD和输出节点INP/INN之间，但它们并非技术特征C所定义的“第一上拉晶体管”。 | 由于技术特征C未被公开，技术特征D所定义的连接关系自然也未被公开。 |
| **技术特征E**《未公开》<br>其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断 | 说明书第[0039]段：“...after which the SAEN2 signal goes high and transistors MP1, MP2, MN1 and MN2 are cut-off from the circuit.” <br>此处SAEN2变高（确立）时关断的是传输管MP1、MP2和放电装置MN1、MN2，并非对输出节点进行上拉的晶体管。 | 对比文件中，延迟信号SAEN2确立时关断的晶体管（MP1, MP2, MN1, MN2）的功能是隔离位线与内部节点，或停止放电，而非关断上拉晶体管。目标专利中第一上拉晶体管的功能（在延迟信号确立时关断以上拉功能）在对比文件中没有对应元件实现。因此，该技术特征未被公开。 |
| **技术特征F**《未公开》<br>以及与晶体管的所述差分对相对应的成对的第二上拉晶体管 | 说明书及附图中未见与差分对输出节点直接相连、且被配置为“总是接通”的专门上拉晶体管对。交叉耦合的MP3和MP4并非“总是接通”，其导通状态取决于锁存器状态。 | 目标专利中的“第二上拉晶体管”（如P3”, P4”）是栅极接地、始终导通、尺寸较弱的PMOS上拉管。对比文件电路中不存在此类始终导通的、专门设置的上拉晶体管对。因此，该技术特征未被对比文件公开。 |
| **技术特征G**《未公开》<br>每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间 | 同上，对比文件不存在“第二上拉晶体管”。 | 由于技术特征F未被公开，技术特征G所定义的连接关系自然也未被公开。 |
| **技术特征H**《未公开》<br>其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小 | 对比文件未公开“第一上拉晶体管”和“第二上拉晶体管”。 | 由于技术特征C和F均未被公开，技术特征H所定义的配置关系和尺寸关系自然也未被公开。 |
| **技术特征I**《直接公开》<br>进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流 | 说明书第[0033]段：“The pull down circuit MN7 is operatively coupled between the latch circuit and the ground voltage. The pull down circuit MN7 includes an NMOS transistor for receiving a first control signal SAEN1 through a gate terminal...” <br>说明书第[0039]段：“When a sufficient voltage difference appears on the bit-lines, the first control signal SAEN1 goes high...” | 对比文件中的下拉电路MN7（NMOS晶体管）在SAEN1信号（相当于读出使能信号）变高（确立）时导通，在MN1和MN2的源极节点与地之间形成通路，从而允许电流从VDD通过锁存器、MN1/MN2流到地。这个电流是锁存器工作和节点放电所必需的，MN7的作用相当于一个响应使能信号而导通的电流通路晶体管，即电流源晶体管。因此，该技术特征被对比文件直接公开。 |
| **技术特征J**《隐含公开》<br>其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间 | 说明书第[0031]-[0032]段描述了放电装置MN1、MN2的源极和漏极分别与锁存器中NMOS管MN3、MN4的源极和漏极对应连接。图4、5显示MN7的漏极连接到MN1和MN2的源极公共节点，MN7的源极接地。MN1和MN2可被视为差分对，它们的源极（第二端子）通过公共节点连接到MN7的漏极，MN7的源极接地。 | 对比文件中，电流源晶体管MN7连接在放电装置MN1和MN2的源极公共节点与地之间。虽然目标专利的差分对晶体管（M1， M2）是直接连接电流源，而对比文件中差分对功能（引导电流）可能由MN1/MN2与MN3/MN4的组合实现，且MN7连接在它们的公共源节点与地之间。但对于本领域技术人员，从对比文件图4、5的电路连接可以毫无疑义地得出，存在一个晶体管（MN7）耦合在差分对功能单元（MN1/MN2）的源极端子（第二端子）与地之间，并受SAEN1控制。这种连接关系是隐含公开的。 |
| **技术特征K**《未公开》<br>其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管 | 对比文件未公开“第一上拉晶体管”。 | 由于技术特征C未被公开，技术特征K所定义的晶体管类型自然也未被公开。 |
| **技术特征L**《未公开》<br>其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地 | 对比文件未公开“第二上拉晶体管”。 | 由于技术特征F未被公开，技术特征L所定义的晶体管类型及栅极连接关系自然也未被公开。 |
| **技术特征M**《直接公开》<br>其中所述延迟电路包括串联反相器链 | 说明书第[0034]段：“In an embodiment, the delay circuit 402 can be designed using two invertors in series...” | 对比文件明确公开了延迟电路402的一个实施例是使用两个串联的反相器来实现。串联的反相器即构成反相器链。因此，该技术特征被对比文件直接公开。 |
| **技术特征N**《直接公开》<br>其中所述串联反相器链包括偶数数目的反相器 | 说明书第[0034]段：“...using two invertors in series...” | 对比文件明确给出了使用两个（偶数个）串联反相器的实施例。因此，该技术特征被对比文件直接公开。 |
| **技术特征O**《直接公开》<br>进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间 | 说明书第[0030]段：“...the latch circuit 400 includes a first inverter circuit and a second inverter circuit cross coupled with each other.” <br>结合图4、5：第一反相器由MP3和MN3组成，第二反相器由MP4和MN4组成。MP3和MP4是PMOS晶体管，其源极接VDD（电源节点），漏极分别连接到输出节点INP和INN（对应差分对MN1/MN2的输出端子）。MP3和MP4的栅极交叉耦合到对方的漏极。 | 对比文件公开了锁存器电路，其包含交叉耦合的PMOS晶体管MP3和MP4。MP3连接在VDD（电源节点）与节点INP（对应放电装置MN1的输出端子）之间，MP4连接在VDD与节点INN（对应放电装置MN2的输出端子）之间，且它们的栅极交叉耦合。这完全对应于目标专利中交叉耦合晶体管的结构和连接关系。因此，该技术特征被对比文件直接公开。 |
| **技术特征P**《直接公开》<br>其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子 | 如上所述，结合图4、5：交叉耦合晶体管MP3的栅极连接到节点INN，而INN是差分对中与MP3对应的剩余交叉耦合晶体管MP4所连接的输出节点（对应MN2的输出）。反之，MP4的栅极连接到节点INP（对应MN1的输出）。 | 对比文件公开的交叉耦合连接方式（MP3栅极接INN，MP4栅极接INP）完全符合技术特征P的描述。因此，该技术特征被对比文件直接公开。 |
| **技术特征Q**《隐含公开》<br>其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数 | 说明书第[0039]段：“When a sufficient voltage difference appears on the bit-lines, the first control signal SAEN1 goes high and the second control signal SAEN2 remains low for a small time interval, as provided by the delay elements...” | 对比文件描述了SAEN1变高（确立）后，SAEN2会在一个“小时间间隔”（small time interval）内保持低电平，这个时间间隔是由延迟元件提供的。本领域技术人员可以理解，为了在读出时序中实现先开启放电、后关断传输管等分阶段操作，这个延迟时间通常是整个读出使能信号有效（确立）时段的一部分，即一个分数。虽然未明确说明“分数”，但根据电路工作逻辑，该延迟是设定在使能时段内的一个特定时间点，这隐含了延迟是确立时段的一个分数。 |
| **技术特征R**《直接公开》<br>其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线 | 说明书第[0031]段：“A gate terminal of the first discharge device MN1 is operatively coupled to a drain terminal of the first PMOS transistor MP1 and the first NMOS transistor MN5.” 结合图4，MP1的源极连接到位线BITIO。<br>第[0032]段：“A gate terminal of the second discharge device MN2 is operatively coupled to a source terminal of the second PMOS transistor MP2 and to a drain terminal of the second NMOS transistor MN6.” 结合图4，MP2的漏极连接到互补位线BITBIO。 | 对比文件中，放电装置MN1（作为差分对的一部分）的栅极通过PMOS传输管MP1连接到位线BITIO。放电装置MN2（作为差分对的另一部分）的栅极通过PMOS传输管MP2连接到互补位线BITBIO。这公开了差分对晶体管的栅极分别耦合到位线和互补位线的技术特征。 |
| **技术特征S**《直接公开》<br>其中所述位线和所述互补位线两者是SRAM位线 | 说明书第[0003]段：“...in static random access memory (SRAM) circuits.” <br>第[0006]段提及“SRAM cells”。图1标题为“SRAM column”。全文上下文明确该读出放大器用于SRAM。 | 对比文件明确其发明涉及用于SRAM电路的读出放大器，其描述的位线BITIO和互补位线BITBIO自然是SRAM位线。因此，该技术特征被对比文件直接公开。 |
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