**对比文件名称**：2012-09-20_发明申请_US20120235708A1 Method and System for High Speed Differential Synchronous Sense Amplifier
**目标专利名称**：具有脉冲控制的读出放大器 CN107533855B
**本次调用的模型名称**：DeepSeek
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子**<br>**《直接公开》** | 对比文件说明书第[0032]段：“The NMOS transistors M0 222 and M1 223 are configured in a differential input pair arrangement, which receive differential input signals at terminals sbitb 115 and sbit 116, respectively.”<br>第[0038]段：“As the terminals sbitb 115 and sbit 116 begin to separate in voltage level... one of the NMOS transistors M0 222 and M1 223 may take more of the current-source current from the NMOS transistor M4 224 while the other may take less.”<br>第[0032]段及图2：晶体管M0和M1的漏极分别连接到内部节点na2 201和nb2 202。 | 对比文件明确公开了NMOS晶体管M0和M1构成差分输入对，分别接收差分输入信号sbitb和sbit（即对应于位线对）。说明书描述了当sbitb和sbit之间的电压差出现时，电流在M0和M1之间被引导（一个晶体管获取更多电流，另一个获取更少）。M0和M1的漏极（即输出端子）分别连接到内部节点na2和nb2。因此，技术特征A被对比文件直接公开。 |
| **技术特征B：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号**<br>**《直接公开》** | 对比文件说明书第[0032]段：“The two inverters I50 242 and I49 243, which are serially coupled, make up a sense-amplifier-enable (SAE) buffer path. The inverter I50 242 may receive a sense enable signal at a terminal sae 108 and generate an inverted version of the sense enable signal at a terminal saeb 209. The inverter I49 243 may generate a buffered version of the sense enable signal at a terminal saebb 208.”<br>第[0033]段：“The NMOS transistor M4 is the amplifier current source which may receive the sense enable signal via the terminal saebb 208.” | 对比文件明确公开了由两个串联反相器I50和I49组成的缓冲路径（即延迟电路）。该电路接收读出使能信号sae，并输出其延迟版本saebb。saebb信号用于控制电流源晶体管M4。因此，延迟电路及其功能被对比文件直接公开。 |
| **技术特征C：与晶体管的所述差分对相对应的成对的第一上拉晶体管**<br>**《隐含公开》** | 对比文件说明书第[0033]段：“The PMOS transistors M2 214 and M3 215 are current-mirror pull-up loads for the NMOS transistors M0 222 and M1 223 respectively.”<br>图2：PMOS晶体管M2的漏极连接至节点na2（M0的漏极），M3的漏极连接至节点nb2（M1的漏极）。 | 对比文件公开了PMOS晶体管M2和M3，它们分别作为差分对晶体管M0和M1的上拉负载。M2和M3的漏极分别连接到差分对晶体管的输出节点na2和nb2，构成“成对的上拉晶体管”。虽然对比文件称其为“电流镜上拉负载”，但其物理连接和上拉功能与“第一上拉晶体管”对应。结合特征D的公开内容，本领域技术人员能够理解M2和M3即为一对与差分对相对应的上拉晶体管。因此，技术特征C被对比文件隐含公开。 |
| **技术特征D：，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，**<br>**《直接公开》** | 对比文件图2：PMOS晶体管M2和M3的源极连接到电源VDD，漏极分别连接到内部节点na2 201和nb2 202，而na2和nb2分别是差分对晶体管M0和M1的漏极（输出端子）。 | 从对比文件的电路图（图2）可以毫无疑义地得出，PMOS晶体管M2的源极接电源VDD，漏极接M0的漏极（输出节点na2）；M3的源极接电源VDD，漏极接M1的漏极（输出节点nb2）。这完全符合“每个上拉晶体管耦合在对应的差分对晶体管的输出端子与电源节点之间”的连接关系。因此，技术特征D被对比文件直接公开。 |
| **技术特征E：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断**<br>**《未公开》** | 对比文件说明书第[0033]段：“The PMOS transistors M2 214 and M3 215 are current-mirror pull-up loads...” 其栅极连接方式见图2：M2和M3的栅极相互连接，并连接到由PMOS M32和NMOS M31形成的电流镜参考节点，而非直接由延迟的读出使能信号saebb控制。 | 在对比文件中，上拉晶体管M2和M3的导通与关断状态由电流镜参考电压（即内部节点电压）控制，而不是直接响应于延迟的读出使能信号（saebb）的确立而关断。目标专利中“响应于延迟的读出使能信号的确立而关断”是解决其技术问题的核心手段，通过定时关断强上拉晶体管来允许快速读出。对比文件的上拉晶体管（M2， M3）在整个读出评估阶段都参与工作，其关断取决于差分放大过程形成的内部电压差，而非一个独立的延迟控制信号。因此，该特征未被对比文件公开。 |
| **技术特征F：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，**<br>**《未公开》** | 对比文件说明书第[0036]段提到了PMOS晶体管M14 218和M13 219，用于在感测周期结束时预充电内部节点na2和nb2至高电平。 | 对比文件中的M14和M13是预充电晶体管，其作用是在每个感测周期结束时将内部节点复位至高电平，为下一次操作做准备。它们并非在读出放大过程中始终与差分对并行工作、用于抑制毛刺的“第二上拉晶体管”。目标专利中的第二上拉晶体管是“总是接通”的弱上拉器件，与受脉冲控制的第一上拉晶体管协同工作。对比文件未公开这样的第二上拉晶体管对。因此，技术特征F未被公开。 |
| **技术特征G：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，**<br>**《未公开》** | （基于特征F未公开） | 由于对比文件未公开对应于目标专利的“第二上拉晶体管”的器件，因此该连接特征自然也未被公开。虽然预充电晶体管M14和M13在物理上连接在电源和输出节点之间，但其功能和触发时机与目标专利的第二上拉晶体管不同。 |
| **技术特征H：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。**<br>**《未公开》** | 无相关记载。 | 对比文件既未公开“总是接通”的第二上拉晶体管，也未记载任何关于第一上拉晶体管（M2， M3）与第二上拉晶体管之间尺寸大小比较的信息。该特征是目标专利中用于平衡毛刺抑制与读出速度的具体设计参数，未被对比文件公开。 |
| **技术特征I：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。**<br>**《直接公开》** | 对比文件说明书第[0033]段：“The NMOS transistor M4 is the amplifier current source which may receive the sense enable signal via the terminal saebb 208.”<br>第[0038]段：“...share a current-source current of the NMOS transistor M4 224.” | 对比文件明确公开了NMOS晶体管M4作为放大器的电流源，并且其栅极接收延迟后的读出使能信号saebb。当saebb确立（变为高电平时），M4导通并生成电流（拖尾电流）。因此，该特征被直接公开。 |
| **技术特征J：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。**<br>**《直接公开》** | 对比文件图2：NMOS晶体管M4的漏极连接到NMOS晶体管M0和M1的源极（第二端子），M4的源极接地。 | 从对比文件的电路图（图2）可以明确看出，电流源晶体管M4的漏极连接至差分对晶体管M0和M1的公共源极端（第二端子），其源极接地。这完全符合技术特征J的描述。因此，该特征被直接公开。 |
| **技术特征K：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。**<br>**《直接公开》** | 对比文件说明书第[0033]段及图2：上拉晶体管M2 214和M3 215明确为PMOS晶体管。 | 对比文件公开的与差分对相对应的上拉负载晶体管M2和M3即为PMOS晶体管。因此，该特征被直接公开。 |
| **技术特征L：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。**<br>**《未公开》** | （基于特征F未公开）对比文件中的预充电晶体管M14和M13虽是PMOS，但其栅极由信号saebb控制，而非接地。 | 对比文件未公开目标专利所定义的“第二上拉晶体管”。虽然存在PMOS晶体管M14和M13，但它们并非“总是接通”，其栅极受控于信号saebb（低电平时导通进行预充电），而不是耦合到接地以实现“总是接通”。因此，该特征未被公开。 |
| **技术特征M：其中所述延迟电路包括串联反相器链。**<br>**《直接公开》** | 对比文件说明书第[0032]段：“The two inverters I50 242 and I49 243, which are serially coupled, make up a sense-amplifier-enable (SAE) buffer path.” | 对比文件明确记载了两个反相器I50和I49串联耦合，构成SAE缓冲路径。这正是一个串联反相器链。因此，该特征被直接公开。 |
| **技术特征N：其中所述串联反相器链包括偶数数目的反相器。**<br>**《直接公开》** | 对比文件说明书第[0032]段及图2：延迟路径由两个（偶数）反相器I50和I49串联而成。 | 对比文件公开的延迟电路恰好由两个反相器串联构成，即偶数数目（2个）的反相器。因此，该特征被直接公开。 |
| **技术特征O：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。**<br>**《直接公开》** | 对比文件说明书第[0035]段：“The cross coupled PMOS transistors M49 212 and M48 213 are operable to clamp or limit voltage excursions on the internal terminals na2 201 and nb2 202.”<br>图2：PMOS M49的源极接VDD，漏极接na2（M0输出）；PMOS M48的源极接VDD，漏极接nb2（M1输出）。 | 对比文件明确公开了交叉耦合的PMOS晶体管M49和M48，用于钳位内部节点na2和nb2的电压偏移。它们分别连接在电源VDD与差分对输出节点na2、nb2之间。因此，该特征被直接公开。 |
| **技术特征P：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。**<br>**《直接公开》** | 对比文件说明书第[0035]段：“A gate terminal of the PMOS transistor M49 212 may be coupled to the internal terminal nb2 202... A gate terminal of the PMOS transistor M48 213 may be coupled to the internal terminal na2 201...”<br>图2：M49的栅极接nb2（M1输出），M48的栅极接na2（M0输出）。 | 对比文件明确描述了交叉耦合的连接关系：M49的栅极连接到另一个差分对晶体管M1的输出节点nb2；M48的栅极连接到另一个差分对晶体管M0的输出节点na2。这完全符合“交叉耦合”的定义。因此，该特征被直接公开。 |
| **技术特征Q：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。**<br>**《隐含公开》** | 对比文件说明书第[0046]段：“...skewing the trip points of the inverter I50 242 and/or the inverter I49 243 may enable a tradeoff between a SAE buffer delay and a size of the glitch at the internal terminal nd2 204... By slowing down the buffer delay, the unwanted glitch... may be reduced. In instances when the glitch is already tolerable, the buffer may be sped up...” | 对比文件提到可以通过调整反相器的阈值来权衡（tradeoff）SAE缓冲延迟与毛刺大小之间的关系，并指出可以减慢或加快缓冲延迟。这隐含了延迟电路的延迟时间是可设计、可调整的。本领域技术人员为了实现优化（例如抑制特定时刻的毛刺），有能力且容易想到将延迟时间设计为读出使能信号确立时段的一个适当分数，这是一个常规的设计选择。因此，该特征被对比文件隐含公开。 |
| **技术特征R：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。**<br>**《直接公开》** | 对比文件说明书第[0032]段：“The NMOS transistors M0 222 and M1 223 are configured in a differential input pair arrangement, which receive differential input signals at terminals sbitb 115 and sbit 116, respectively.”<br>第[0019]段将sbit 116和sbitb 115描述为位线。 | 对比文件明确公开了差分对晶体管M0的栅极接收信号sbitb，M1的栅极接收信号sbit。而sbit和sbitb在对比文件中被描述为来自列选择器的位线对（参见[0021]段）。因此，该连接关系被直接公开。 |
| **技术特征S：其中所述位线和所述互补位线两者是SRAM位线。**<br>**《直接公开》** | 对比文件说明书第[0003]段：“A sense amplifier is a circuit that is utilized in the design of memory chips such as static random access memory (SRAM) chips.”<br>第[0018]段描述了包含SRAM存储单元103a等的存储器架构。 | 对比文件全文背景和具体实施例均围绕用于SRAM的读出放大器展开。其接收信号的终端sbit/sbitb通过列选择器（column mux）连接到位线，而这些位线用于访问SRAM存储单元。因此，本领域技术人员能够直接且毫无疑义地确定sbit和sbitb是SRAM位线。该特征被直接公开。 |
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