**对比文件名称**：1992-06-24_发明公开_CN1062246A 差分读出放大器
**目标专利名称**：具有脉冲控制的读出放大器 CN107533855B
**本次调用模型名称**：DeepSeek-R1
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子《直接公开》 | 参见图4及对应说明书描述：“第一互补输入反相器124包括串联连接的PMOS晶体管105和NMOS晶体管106。第二互补输入反相器125包括串联连接的PMOS晶体管107和NMOS晶体管108。” “假定第一输入端子101的信号电平比第二输入端子102的高，则第一输入反相器124的输出逐渐变为低电平，而第二输入反相器125的输出电平变得比第一输入反相器124的输出电平要高。亦即，第一输入反相器124的NMOS晶体管106通过NMOS晶体管115将更多的电流传导到地，而第二输入反相器125的NMOS晶体管108通过NMOS晶体管115将较少的电流传导到地。” | 对比文件公开的电路包含NMOS晶体管106和108构成的差分对（作为两个CMOS反相器的下拉部分）。这两个晶体管（106， 108）的栅极分别连接至第一输入端子101和第二输入端子102（对应于目标专利的位线对），其源极共同连接到电流源晶体管115。当两个输入端子（位线）之间存在电压差时，会导致流经这两个晶体管的电流不同，即电流被“引导”通过其中一个晶体管。晶体管106和108的漏极分别连接至输出端子103和104，这与目标专利中差分对晶体管具有“输出端子”的特征一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号《未公开》 | 未发现相关内容。对比文件中仅提及“读出放大器控制信号SAE”及其反相信号，未描述任何对其延迟以生成延迟版本信号的电路。 | 对比文件全文未提及任何用于延迟控制信号（SAE）的电路。目标专利的核心改进点之一在于通过延迟电路产生一个延迟的读出使能信号（SE_D），用以控制第一上拉晶体管的关断时机。对比文件中的控制信号SAE直接用于开启/关闭电流源，没有延迟版本，也未起到目标专利中分时控制不同强度上拉晶体管的作用。因此，该技术特征未被对比文件公开。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管《未公开》 | 未发现相关内容。对比文件中不存在响应于一个延迟的控制信号而关断的、与每个差分对输出端子一一对应的“成对的第一上拉晶体管”。 | 目标专利的“成对的第一上拉晶体管”（P3‘， P4’）是专门引入的、受延迟信号控制的可关断强上拉器件，用于在读出初期抑制毛刺。对比文件图4中，PMOS晶体管109是连接在电源和两个差分输入反相器公共PMOS源极之间的一个**全局**上拉/使能晶体管，它并非“成对”地、独立地对应于每个差分对晶体管的输出端子。其作用是控制整个输入级（两个反相器）的电源通断以实现低功耗，而非在特定时段对特定输出节点进行强上拉以抗毛刺。因此，该技术特征未被对比文件公开。 |
| **技术特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，《未公开》 | 未发现相关内容。原因同技术特征C。 | 由于对比文件未公开“成对的第一上拉晶体管”，因此自然也未有每个此类晶体管连接在对应输出端子与电源节点之间的具体结构。目标专利中该连接是实现对特定输出节点进行独立上拉的关键。对比文件中的PMOS晶体管109并非如此连接。因此，该技术特征未被对比文件公开。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断《未公开》 | 未发现相关内容。原因同技术特征B和C。 | 该技术特征依赖于技术特征B（延迟电路）和技术特征C（成对的第一上拉晶体管）的存在。由于对比文件均未公开这两个特征，因此“响应于延迟的读出使能信号的确立而关断”这一控制逻辑也无从谈起。因此，该技术特征未被对比文件公开。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，《隐含公开》 | 参见图4及对应说明书描述：“第一反相器126包括串联连接的PMOS晶体管110和NMOS晶体管111。第二互补反相器127包括串联连接的PMOS晶体管112和NMOS晶体管113。” “第一反相器126的输出端与第一输出端子103相连接...第二互补反相器127的输出端与第二输出端子104相连接...” | 对比文件中的“第一互补反相器126”和“第二互补反相器127”构成了一个交叉耦合的锁存器（正反馈电路）。其中，PMOS晶体管110和112分别位于这两个反相器的上拉路径中。从电路连接上看，PMOS晶体管110的源极接电源Vcc，漏极接输出端子103；PMOS晶体管112的源极接电源Vcc，漏极接输出端子104。它们各自连接在一个电源节点与一个差分对输出端子之间，并且与差分对（晶体管106，108的输出端子103，104）一一对应。因此，从结构上可以认为存在“成对的”上拉晶体管（110， 112）与差分对相对应。虽然它们在电路中的主要角色是构成锁存器以实现正反馈放大，但其物理连接关系包含了“上拉晶体管”的功能。因此，该技术特征被对比文件隐含公开。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，《隐含公开》 | 同上。参见图4，PMOS晶体管110连接在电源Vcc与输出端子103（对应晶体管106的漏极/输出端子）之间；PMOS晶体管112连接在电源Vcc与输出端子104（对应晶体管108的漏极/输出端子）之间。 | 如技术特征F论述所述，PMOS晶体管110和112在物理连接上确实各自耦合在电源节点（Vcc）与对应的差分对晶体管（106， 108）的输出端子（103， 104）之间。这一连接关系是明确且毫无疑义的。因此，该技术特征被对比文件隐含公开。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。《未公开》 | 关于“总是接通”：参见说明书描述图4电路工作：“第一和第二反相器126和127作为一个锁存电路。” 在稳定状态下，锁存器一侧的PMOS导通，另一侧的截止，但并非两个都“总是接通”。关于晶体管大小比较：全文未提及任何关于上拉晶体管尺寸比较的内容。 | 1. **“总是接通”**：在对比文件图4的交叉耦合锁存器（126，127）中，PMOS晶体管110和112的栅极受交叉耦合信号控制，在工作时只有一侧的PMOS导通，另一侧截止，以实现正反馈和锁定输出。这与目标专利中第二上拉晶体管（P3”， P4“）栅极直接接地，从而在任何工作状态下都导通（”总是接通“）的配置有本质不同。目标专利的”总是接通“是为了提供恒定但较弱的上拉，而对比文件中的PMOS是受控开关，是放大机制的一部分。<br>2. **大小比较**：目标专利明确限定了第一上拉晶体管大于第二上拉晶体管，这是实现其抗毛刺与高速读出的核心设计之一。对比文件未公开任何类似”第一上拉晶体管“的结构，因此更不存在与”第二上拉晶体管“的大小比较关系。<br>综上，该技术特征未被对比文件公开。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。《直接公开》 | 参见图4及说明书描述：“地电压Vss通过一个NMOS晶体管115的沟道连接在该第一和第二互补输入反相器124和125的NMOS晶体管106和108的公共源极上，NMOS晶体管115的栅极接收正相的读出放大器控制信号SAE。” | 对比文件中的NMOS晶体管115连接在差分对晶体管（106，108）的公共源极与地（Vss）之间，其栅极接收读出放大器控制信号SAE。当SAE为高电平时，晶体管115导通，在差分对下方形成一个电流通路，为差分对提供尾电流。这完全对应于目标专利中“电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流”的技术特征。因此，该技术特征被对比文件直接公开。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。《直接公开》 | 同上。参见图4，NMOS晶体管115的漏极连接到NMOS晶体管106和108的公共源极（即它们的第二端子），其源极接地（Vss）。 | 对比文件图4清晰显示，电流源晶体管115的漏极连接至差分对晶体管106和108的公共源极（第二端子），源极接地。这完全符合目标专利的描述。因此，该技术特征被对比文件直接公开。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。《未公开》 | 未发现相关内容。原因同技术特征C。 | 由于对比文件未公开“成对的第一上拉晶体管”，因此自然也谈不上其是PMOS还是NMOS。因此，该技术特征未被对比文件公开。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。《隐含公开》 | 参见图4：PMOS晶体管110和112是PMOS晶体管。说明书描述图4电路时提到：“第一反相器126包括串联连接的PMOS晶体管110和NMOS晶体管111。第二互补反相器127包括串联连接的PMOS晶体管112和NMOS晶体管113。” 在图4中，PMOS晶体管110的栅极连接至输出端子104，PMOS晶体管112的栅极连接至输出端子103，并未直接接地。 | 1. **“成对的PMOS第二上拉晶体管”**：如技术特征F、G所述，PMOS晶体管110和112在结构上可被视为“成对的上拉晶体管”，且它们是PMOS器件。这一点被隐含公开。<br>2. **“每个PMOS第二上拉晶体管的栅极耦合到接地”**：这是目标专利的特定实施方式（图2中P3”， P4“栅极接地）。对比文件图4中，这两个PMOS晶体管（110，112）的栅极是交叉耦合到对方输出端的，并未接地。然而，对比文件图7的实施例（说明书提及“图7的第一和第二互补反相器126和127是通过NMOS晶体管115...与第一和第二互补输入反相器124和125一起接地”）暗示了锁存器部分的参考电位可以接至一个公共节点。更重要的是，对于本领域技术人员而言，为了使一个PMOS晶体管“总是接通”，将其栅极固定在一个低电平（如接地）是一种最直接、最常规的技术手段。从对比文件公开的“锁存电路”功能出发，虽然其具体连接是实现交叉耦合正反馈，但为了实现一个简单的、恒定导通的上拉作用（即目标专利第二上拉晶体管的功能），本领域技术人员有能力并且很容易想到将PMOS上拉管的栅极接地，这是一种公知常识的简单应用。因此，该技术特征被对比文件隐含公开。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。《未公开》 | 未发现相关内容。原因同技术特征B。 | 对比文件未公开任何延迟电路，因此自然没有涉及延迟电路的具体实现方式（如串联反相器链）。因此，该技术特征未被对比文件公开。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。《未公开》 | 未发现相关内容。原因同技术特征B和M。 | 该特征是对延迟电路具体构成的进一步限定。由于对比文件未公开延迟电路本身，因此该限定特征更无从谈起。因此，该技术特征未被对比文件公开。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。《直接公开》 | 参见图4及说明书描述：“第一反相器126包括串联连接的PMOS晶体管110和NMOS晶体管111...第二互补反相器127包括串联连接的PMOS晶体管112和NMOS晶体管113。” “第一互补反相器124的输出端与第一输出端子103相连接，随后它还与一个第一互补反相器126的输出端以及一个第二互补反相器127的输入端相连接。第二互补输入反相器125的输出端与第二输出端子104相连接，随后与第二互补反相器127的输出端以及第一互补反相器126的输入端相连接。” | 对比文件中的“第一互补反相器126”和“第二互补反相器127”共同构成了一个交叉耦合锁存器。每个反相器包含一个PMOS晶体管（110， 112）和一个NMOS晶体管（111， 113）。其中，PMOS晶体管110和112即可被视为“交叉耦合晶体管”，它们分别耦合在电源节点（Vcc）与对应的差分对输出端子（103， 104）之间。PMOS晶体管110的栅极受输出端子104控制，PMOS晶体管112的栅极受输出端子103控制，形成了交叉耦合的正反馈结构。这完全符合目标专利该技术特征的描述。因此，该技术特征被对比文件直接公开。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。《直接公开》 | 同上。参见图4：PMOS晶体管110（交叉耦合晶体管之一）的栅极连接至输出端子104，而输出端子104对应于差分对晶体管108的输出，且与交叉耦合晶体管112（剩余一个）相对应。PMOS晶体管112的栅极连接至输出端子103，而输出端子103对应于差分对晶体管106的输出，且与交叉耦合晶体管110（剩余一个）相对应。 | 对比文件的连接关系明确显示：每个交叉耦合PMOS晶体管（110，112）的栅极，都连接到了“另一个”差分对晶体管所对应的输出端子上。这正是交叉耦合的典型连接方式，与目标专利的描述完全一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。《未公开》 | 未发现相关内容。原因同技术特征B。 | 该特征是对延迟电路延迟量的具体限定。由于对比文件根本未公开任何延迟电路，因此该限定特征未被公开。因此，该技术特征未被对比文件公开。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。《直接公开》 | 参见图4及说明书描述：“第一输入端子101...第二输入端子102...” “第一和第二输出端子103和104分别与一对数据线119和120中的一条线相连接。” 在SRAM背景下，“数据线”即“位线”。 | 对比文件图4中，差分对晶体管106的栅极连接至第一输入端子101，晶体管108的栅极连接至第二输入端子102。说明书明确指出，输入端子101、102与一对数据线（即SRAM中的位线）119、120相连。因此，这公开了差分对晶体管的栅极分别耦合到位线和互补位线的特征。因此，该技术特征被对比文件直接公开。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。《直接公开》 | 参见说明书背景技术和具体实施方式部分：“主要用于半导体存储器件中、尤其是用于静态随机存取存储器（SRAM）中的这种放大器是差分读出放大器”、“在SRAM的情况下该数据线的均衡电平通常是电源电压Vcc...”。 | 对比文件明确其发明应用于SRAM，并多次提及SRAM场景。其中连接至输入端子101、102的“数据线”在SRAM的语境下就是位线。因此，该技术特征被对比文件直接公开。 |
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