对比文件名称：2004-07-15_发明申请_US20040136253A1 Latch-type sense amplifier
目标专利名称：169具有脉冲控制的读出放大器CN107533855B
模型名称：DeepSeek
根据目标专利说明书和权利要求书，以及对比文件US20040136253A1的内容，现创建特征比对表格如下：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**：包括：<br>晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子<br>**《直接公开》** | [0022] The circuit in FIG. 2 illustrates an improved latch-type sense amplifier as provided by the present invention. The circuit comprises a modified latch consisting of PMOS transistors 110, 120, NMOS transistors 130, 140, and an additional set of NMOS transistors 170, 180. ... NMOS transistor 200, controlled by the SAEN signal, is used for coupling the latch to a supply enabling the latch. | 对比文件图2所示的锁存型读出放大器包含由NMOS晶体管130和140组成的差分对（与PMOS 110, 120共同构成锁存器）。该差分对响应于位线BL和BLB之间的电压差来引导电流（通过NMOS 200产生的电流），从而在节点SN1和SN2（即差分对晶体管的漏极，可视为输出端子）之间形成电压差，以锁存数据。这与目标专利中差分对的作用相同。因此，本领域技术人员能毫无疑义地得出该技术特征。 |
| **特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号<br>**《直接公开》** | [0022] ... A delayed version of the SAEN signal, i.e., SAEND, is used to control switching off the PMOS pass transistors 150, 160. The signal SAEND is generated in the present implementation from a pair of inverters 180, 190, though it may also be generated by various other means that can delay the signal as known in the art. | 对比文件明确公开了延迟电路，其接收读出使能信号（SAEN）并产生一个延迟版本（SAEND）。具体实施方式中提到了通过一对反相器（180， 190）来生成该延迟信号。这与目标专利中延迟电路的作用（延迟SE信号以产生SE_D信号）相同。因此被直接公开。 |
| **特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管<br>**《未公开》** | 无对应内容 | 目标专利中“成对的第一上拉晶体管”（如P3‘， P4’）是专门响应于延迟的读出使能信号（SE_D）而关断的上拉器件，用于在读出初始阶段提供强上拉以防止毛刺。对比文件中的上拉器件是PMOS晶体管110和120，它们是交叉耦合的锁存器的一部分，其栅极受另一差分对的输出控制，其导通/关断状态由锁存器的再生反馈决定，而非由延迟的使能信号直接控制。对比文件并未公开一组专门响应于延迟信号关断的、独立于交叉耦合锁存器晶体管的上拉晶体管。因此，该特征未被公开。 |
| **特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，<br>**《隐含公开》** | [0022] ... The circuit comprises a modified latch consisting of PMOS transistors 110, 120, NMOS transistors 130, 140... | 对比文件中的PMOS晶体管110和120作为上拉器件，其源极连接到电源VDD（电源节点），漏极分别连接到节点SN1和SN2。节点SN1和SN2分别是NMOS晶体管130和140的漏极，即差分对的输出端子。因此，PMOS 110和120确实耦合在差分对输出端子与电源节点之间。虽然它们被用作锁存器的交叉耦合对，而非目标专利中独立控制的“第一上拉晶体管”，但其物理连接关系已被公开。本领域技术人员可以从对比文件的电路结构中毫无疑义地得出“上拉晶体管连接在差分对输出端子和电源之间”这一连接关系。因此，该连接特征被隐含公开。 |
| **特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断<br>**《未公开》** | [0022] ... A delayed version of the SAEN signal, i.e., SAEND, is used to control switching off the PMOS pass transistors 150, 160. | 对比文件中，延迟的读出使能信号（SAEND）被用来控制关断PMOS传输晶体管150和160，从而将位线与读出放大器内部节点断开。它并非用于控制上拉晶体管（110， 120）的关断。目标专利中第一上拉晶体管响应延迟信号关断是解决毛刺和定时问题的核心，对比文件未公开使用延迟信号控制上拉晶体管关断的技术方案。因此，该特征未被公开。 |
| **特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，<br>**《未公开》** | 无对应内容 | 目标专利中的“成对的第二上拉晶体管”（如P3”， P4“）被配置为“总是接通”，且尺寸小于第一上拉晶体管，用于提供弱上拉。对比文件中不存在一组独立于交叉耦合PMOS晶体管（110， 120）的、被配置为“总是接通”的第二上拉晶体管。因此，该特征未被公开。 |
| **特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，<br>**《未公开》** | 无对应内容 | 由于对比文件未公开“第二上拉晶体管”这一部件，其具体的连接关系自然也未公开。 |
| **特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。<br>**《未公开》** | 无对应内容 | 对比文件既未公开“总是接通”的第二上拉晶体管，也未公开两组上拉晶体管及其尺寸大小关系。目标专利中通过尺寸差异来实现强弱上拉功能，该特征未被公开。 |
| **特征I**：进一步包括：<br>电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。<br>**《直接公开》** | [0022] ... The NMOS transistor 200, controlled by the SAEN signal, is used for coupling the latch to a supply enabling the latch. | 对比文件中的NMOS晶体管200受读出使能信号（SAEN）控制，当其导通时，将锁存器（由110， 120， 130， 140组成）的公共源极节点耦合到地（或负电源），从而为差分对（130， 140）提供电流通路，相当于生成流经差分对的电流。这与目标专利中电流源晶体管（M3）响应SE信号生成电流的作用相同。因此被直接公开。 |
| **特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。<br>**《直接公开》** | [0022] ... The NMOS transistor 200, controlled by the SAEN signal, is used for coupling the latch to a supply enabling the latch. (结合图2) | 结合对比文件图2，NMOS晶体管200的漏极连接到NMOS晶体管130和140的源极（即差分对的第二端子/公共源极端），其源极连接到地（GND）。这与目标专利中电流源晶体管（M3）连接在差分对晶体管源极与地之间的结构相同。因此被直接公开。 |
| **特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。<br>**《隐含公开》** | [0022] ... The circuit comprises a modified latch consisting of PMOS transistors 110, 120... | 对比文件中的上拉器件是PMOS晶体管110和120。虽然它们的功能定位（作为锁存器的交叉耦合部分）与目标专利的“第一上拉晶体管”不完全相同，但其作为PMOS上拉晶体管这一器件类型已被公开。基于对比文件公开了使用PMOS晶体管作为上拉器件，本领域技术人员可以合理推断，若需要实现类似功能（向输出节点上拉），使用PMOS晶体管是常规选择。因此，该特征被隐含公开。 |
| **特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。<br>**《未公开》** | 无对应内容 | 对比文件未公开“第二上拉晶体管”，更未公开其栅极耦合到接地的具体配置。目标专利中通过将第二上拉晶体管栅极接地实现“总是接通”，该具体技术手段未被公开。 |
| **特征M**：其中所述延迟电路包括串联反相器链。<br>**《直接公开》** | [0022] ... The signal SAEND is generated in the present implementation from a pair of inverters 180, 190... | 对比文件明确公开了延迟信号SAEND由一对（两个）反相器（180， 190）产生。两个串联的反相器即构成一个反相器链。因此，该特征被直接公开。 |
| **特征N**：其中所述串联反相器链包括偶数数目的反相器。<br>**《直接公开》** | [0022] ... The signal SAEND is generated in the present implementation from a pair of inverters 180, 190... | 对比文件明确指出延迟信号由“一对（a pair of）反相器”产生，即两个反相器。偶数数目（2个）的反相器链被明确公开。因此，该特征被直接公开。 |
| **特征O**：进一步包括：<br>与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。<br>**《直接公开》** | [0022] The circuit comprises a modified latch consisting of PMOS transistors 110, 120, NMOS transistors 130, 140... (结合图2) | 对比文件图2所示的锁存器包含交叉耦合的PMOS晶体管110和120。PMOS 110的源极接电源，漏极接节点SN1（对应差分对晶体管130的输出端子），其栅极接节点SN2（交叉耦合）。PMOS 120的源极接电源，漏极接节点SN2（对应差分对晶体管140的输出端子），其栅极接节点SN1（交叉耦合）。这完全公开了成对的交叉耦合晶体管及其连接关系。因此被直接公开。 |
| **特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。<br>**《直接公开》** | 同上，结合图2 | 如上所述，结合对比文件图2，PMOS 110的栅极连接到节点SN2（对应差分对晶体管140的输出端子），而PMOS 120的栅极连接到节点SN1（对应差分对晶体管130的输出端子）。这正好是“每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子”。因此被直接公开。 |
| **特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。<br>**《未公开》** | [0022] ... a delayed version of the SAEN signal ... is used to control switching off the PMOS pass transistors 150, 160. ... after it has been enabled. ... for a small duration... | 对比文件仅提到延迟信号用于在读出放大器启用后“一小段时间（a small duration）”保持位线连接，或“在启用后持续一段预定时间（until a predetermined duration after enabling）”。说明书及权利要求均未明确描述该延迟是读出使能信号确立时段的一个“分数（fraction）”。目标专利中“分数”这一具体量化关系未被公开。 |
| **特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。<br>**《直接公开》** | [0022] ... The bit line BL is connected through a PMOS transistor 150 and the bit line BLB is connected through a PMOS transistor 160. (结合图2) | 结合对比文件图2，位线BL通过PMOS传输晶体管150连接到NMOS晶体管130的栅极（即差分对中第一晶体管的栅极）。互补位线BLB通过PMOS传输晶体管160连接到NMOS晶体管140的栅极（即差分对中第二晶体管的栅极）。因此，该连接关系被直接公开。 |
| **特征S**：其中所述位线和所述互补位线两者是SRAM位线。<br>**《隐含公开》** | [0005] ... With advancements in technology, memory cells are continually shrinking in size. The reduction in memory cell size is accompanied by reduction in the sensed voltage from the memory cell. [0010] ... a sense amplifier for a memory array ... | 对比文件背景技术部分讨论了存储器单元（memory cells）和感应电压，并在发明内容中明确提到了“用于存储器阵列（memory array）的读出放大器”。虽然未明确写出“SRAM”，但本领域技术人员结合上下文（锁存型读出放大器、互补位线、存储器阵列）可以毫无疑义地推断，该读出放大器应用的典型场景就是SRAM（静态随机存取存储器）阵列，其位线即为SRAM位线。因此，该特征被隐含公开。 |
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