对比文件名称：1998-12-29_发明授权_US5854562A Sense amplifier circuit
目标专利名称：具有脉冲控制的读出放大器 CN107533855B
本次调用模型名称：深度分析模型
| 技术特征描述与公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| A: 包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子《直接公开》 | [2] “The NMOS transistors MN101 and MN102 amplify a small voltage difference between the input signals CDT01 and CDB01, causing the voltage on the nodes STB01 and STT01 to vary.” | 对比文件明确公开了由NMOS晶体管MN101和MN102组成的差分放大电路（differential amplifying circuit），其功能是放大输入信号CDT01和CDB01之间的电压差（即响应于电压差），这必然涉及根据电压差引导电流。MN101和MN102的漏极分别连接到节点STB01和STT01，这些节点即为差分对晶体管的输出端子。因此，技术特征A被对比文件直接公开。 |
| B: 延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号《隐含公开》 | [2] “At a time when a small voltage difference arises between the input signals CDT01 and CDB01, e.g., the CDT01 voltage is VCC and the CDB01 voltage is VCC-V1 (V1<VCC), the reset signal SAEQB01 is brought to "high" (i.e., the reset state is lifted ), and subsequently the signal SACM01 is brought to "high" (i.e., the sense amplifier is activated).” 以及 [2] “At a time when a small voltage difference arises between the input signals CDT01 and CDB01, e.g., the CDT01 voltage is VCC and the CDB01 voltage is VCC-V1 (V1<VCC), the signal SACM01 is brought to "high" and next the signal SAEQB01 is brought to "high". ” | 对比文件没有明确描述一个独立的“延迟电路”。然而，其操作模式要求两个控制信号（SAEQB01和SACM01）以特定的先后顺序（例如，SAEQB01先变高，随后SACM01变高；或者SACM01先变高，随后SAEQB01变高）被激活以优化性能。这种特定的时序关系意味着需要某种形式的延迟生成机制来确保一个信号在另一个信号之后变化。本领域技术人员为了实现说明书描述的两种操作模式（图2和图5），必然会采用一个延迟电路（例如，由反相器链构成）来产生具有所需时序关系的信号。因此，技术特征B被对比文件隐含公开。 |
| C: 与晶体管的所述差分对相对应的成对的第一上拉晶体管《隐含公开》 | [2] “Preferably, the circuit further includes a third PMOS transistor, i.e., MP101 in FIG. 1, having its drain connected to the gates of the first PMOS transistor and the third NMOS transistor, the drains of the second PMOS transistor and the second and fourth NMOS transistors, a fourth PMOS transistor, i.e., MP102, having its drain connected to the gates of the second PMOS transistor and the fourth NMOS transistor, the drains of the first PMOS transistor and the first and third NMOS transistors” | 对比文件中的PMOS晶体管MP101和MP102（见图1）分别连接在电源VCC与差分对输出节点（STB01/STT01，这些节点连接到MP104/MN103和MP105/MN104的栅极以及MN101/MN102的漏极）之间。它们的功能是在复位期间（SAEQB01为低时）将输出节点预充电至高电平（VCC），并在SAEQB01变高后关断。这与目标专利中“第一上拉晶体管”在延迟时段内导通、之后关断以防止毛刺的功能相似。虽然控制逻辑不完全相同（目标专利用延迟的SE，对比文件用复位信号SAEQB01），但作为与差分对输出节点对应的上拉晶体管对，其基本结构和对应关系已被公开。因此，技术特征C被对比文件隐含公开。 |
| D: ，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，《直接公开》 | [2] “The supply voltage VCC is fed to the sources of the PMOS transistors MP101, MP102, MP104 and MP105. The node STT01 is connected to ... the drain of the PMOS transistor MP101. ... The node STB01 is connected to ... the drain of the PMOS transistor MP102.” | 对比文件明确记载了MP101的源极接电源VCC，漏极接节点STT01（差分对晶体管MN102的输出节点）；MP102的源极接电源VCC，漏极接节点STB01（差分对晶体管MN101的输出节点）。这直接公开了每个上拉晶体管（MP101, MP102）连接在电源节点（VCC）与对应差分对晶体管输出端子之间的结构。因此，技术特征D被对比文件直接公开。 |
| E: 其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断《隐含公开》 | [2] “Normally, the signals SACM01 and SAEQB01 are "low", causing the nodes STB01 and STT01 to be reset to the VCC voltage.” 以及 [2] “At a time when a small voltage difference arises between the input signals CDT01 and CDB01, ... the reset signal SAEQB01 is brought to "high" (i.e., the reset state is lifted )...” | 对比文件中，PMOS晶体管MP101和MP102的栅极由信号SAEQB01控制。当SAEQB01为低时，MP101和MP102导通，将输出节点复位（预充电）至VCC。当SAEQB01变为高时（复位解除），MP101和MP102关断。在目标专利中，第一上拉晶体管响应于“延迟的读出使能信号”的确立而关断。虽然对比文件的控制信号名称（SAEQB01）和功能（复位）与目标专利的“延迟的读出使能信号”不完全相同，但其核心作用都是：在放大器激活前的某个阶段（对比文件是复位阶段，目标专利是延迟阶段）保持导通以稳定节点，然后在放大器正式开始放大操作时（对比文件是SAEQB01变高，目标专利是延迟SE确立）关断，以允许差分对工作。这种响应于一个控制信号的确立而关断的行为模式是相同的。结合对特征B的隐含公开判断，本领域技术人员可以理解SAEQB01的解除复位时机起到了类似“延迟的读出使能信号”的作用。因此，技术特征E被对比文件隐含公开。 |
| F: 以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，《未公开》 | 无 | 对比文件的电路（例如图1）中，与差分对输出节点（STB01， STT01）相连的PMOS晶体管只有MP101、MP102（受控上拉）以及构成锁存器一部分的MP104、MP105（交叉耦合负载）。MP104和MP105是交叉耦合晶体管，并非目标专利中定义的“总是接通”的第二上拉晶体管。对比文件中没有公开任何在结构或功能上对应于目标专利中“成对的第二上拉晶体管”（例如P3”, P4”）的元件。因此，技术特征F未被对比文件公开。 |
| G: 每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，《未公开》 | 无 | 由于特征F对应的元件不存在，其连接关系自然也未被公开。因此，技术特征G未被对比文件公开。 |
| H: 其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。《未公开》 | 无 | 对比文件中既没有公开“总是接通”的上拉晶体管，更没有公开两组上拉晶体管之间的尺寸关系。因此，技术特征H未被对比文件公开。 |
| I: 进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。《直接公开》 | [2] “The NMOS transistor MN105 has its source grounded and its drain connected to the joint sources of the NMOS transistors MN101, MN102 MN103 and MN104.” 以及 [2] “the SACM01 is fed to the gate of an NMOS transistor MN105.” | 对比文件明确公开了NMOS晶体管MN105，其源极接地，漏极连接到差分对晶体管（MN101, MN102）等的公共源极，栅极由信号SACM01驱动。SACM01是读出放大器激活信号（sense amplifier activation signal），其功能等同于目标专利中的“读出使能信号”。当SACM01确立（变高）时，MN105导通，作为电流源产生流经差分对的电流。因此，技术特征I被对比文件直接公开。 |
| J: 其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。《直接公开》 | [2] “The NMOS transistor MN105 has its source grounded and its drain connected to the joint sources of the NMOS transistors MN101, MN102 MN103 and MN104.” | 对比文件明确记载电流源晶体管MN105的源极接地，漏极连接到NMOS晶体管MN101、MN102、MN103、MN104的公共源极。MN101和MN102的源极即为它们的第二端子（源极端子）。因此，电流源晶体管MN105连接在差分对晶体管（MN101, MN102）的源极（第二端子）与地之间。技术特征J被直接公开。 |
| K: 其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。《直接公开》 | [2] “a third PMOS transistor, i.e., MP101 in FIG. 1, ... a fourth PMOS transistor, i.e., MP102” | 对比文件明确公开了第一上拉晶体管（如MP101和MP102）是PMOS晶体管。因此，技术特征K被直接公开。 |
| L: 其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。《未公开》 | 无 | 由于特征F（第二上拉晶体管）未被公开，其具体类型（PMOS）和连接方式（栅极接地）自然也未被公开。因此，技术特征L未被对比文件公开。 |
| M: 其中所述延迟电路包括串联反相器链。《未公开》 | 无 | 对比文件全文没有提及任何用于产生信号延迟的具体电路结构，例如串联反相器链。信号SAEQB01和SACM01是外部输入信号，其产生时序关系的外部电路未被描述。因此，技术特征M未被对比文件公开。 |
| N: 其中所述串联反相器链包括偶数数目的反相器。《未公开》 | 无 | 由于特征M（串联反相器链）未被公开，其包含偶数个反相器的特征自然也未被公开。因此，技术特征N未被对比文件公开。 |
| O: 进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。《直接公开》 | [2] “The sense amplifier of this embodiment consists of a latch circuit which is made up of a CMOS inverter formed of the PMOS transistor MP104 and NMOS transistor MN103 and another CMOS inverter formed of the MP105 and MN104” | 对比文件明确公开了锁存电路（latch circuit），由PMOS晶体管MP104和NMOS晶体管MN103构成的第一CMOS反相器，以及由PMOS晶体管MP105和NMOS晶体管MN104构成的第二CMOS反相器组成。这两个反相器交叉耦合：MP104/MN103反相器的输出（STB01）连接到MP105/MN104反相器的输入（栅极），反之亦然。每个反相器中的PMOS晶体管（MP104, MP105）的源极连接到电源VCC，漏极分别连接到差分对输出节点STB01和STT01。这完全对应于目标专利中的“交叉耦合晶体管”。因此，技术特征O被对比文件直接公开。 |
| P: 其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。《直接公开》 | [2] “The node STT01 is connected to the joint drains of the PMOS transistor MP105 and NMOS transistor MN104, the joint gates of the PMOS transistor MP104 and NMOS transistor MN103...” 以及 [2] “The node STB01 is connected to the joint drains of the PMOS transistor MP104 and NMOS transistor MN103, the joint gates of the PMOS transistor MP105 and NMOS transistor MN104...” | 对比文件明确记载：节点STT01连接到MP105和MN104的漏极，以及MP104和MN103的栅极。节点STB01连接到MP104和MN103的漏极，以及MP105和MN104的栅极。这意味着交叉耦合晶体管MP104的栅极连接到另一交叉耦合晶体管MP105所连接的输出端子STT01；反之，MP105的栅极连接到MP104所连接的输出端子STB01。这完全公开了交叉耦合连接关系。因此，技术特征P被对比文件直接公开。 |
| Q: 其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。《未公开》 | 无 | 对比文件没有描述延迟的具体量，更没有提及延迟时间是读出使能信号确立时段的分数。因此，技术特征Q未被对比文件公开。 |
| R: 其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。《直接公开》 | [2] “Among the input signals, the CDB01 is fed to the gate of an NMOS transistor MN101, the CDT01 is fed to the gate of an NMOS transistor MN102” | 对比文件明确公开了差分输入信号CDB01和CDT01分别输入到差分对晶体管MN101和MN102的栅极。在SRAM读出放大器的语境下，CDB01和CDT01即对应于位线（BL）和互补位线（BLB）。因此，技术特征R被对比文件直接公开。 |
| S: 其中所述位线和所述互补位线两者是SRAM位线。《直接公开》 | [2] “The present invention relates to a semiconductor integrated circuit having a differential amplifier which amplifies a small signal, and particularly to a circuit arrangement of a sense amplifier used suitably in a static RAM (Random Access Memory).” | 对比文件在背景技术和发明内容部分明确指出，该读出放大器特别适用于静态RAM（SRAM）。结合特征R中公开的差分输入信号对应于位线对，可以明确得出所述位线和互补位线是SRAM位线。因此，技术特征S被对比文件直接公开。 |
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