对比文件名称：US2014253235A1_Description_20260218_1747
目标专利名称：具有改进的电源噪声抑制的可变增益放大器CN108352836B
本次调用的模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET，《直接公开》 | [0010] ... An NMOS transistor 3 and an NMOS transistor 4 form a differential pair. ... The source electrode of the NMOS transistor 3 is connected via a constant current source 10 to the power supply terminal 2 . ... The drain electrode of the NMOS transistor 3 is connected via a load resistor 7 to the power supply terminal 1 . | 对比文件图1及对应描述明确公开了NMOS晶体管3，其具备栅极（输入VIN1）、源极（经恒流源10连接至电源端子2）和漏极（经负载电阻7连接至电源端子1）。这构成了一个具有栅极、源极和漏极的FET，与本领域技术人员理解的第一FET（技术特征A）完全对应。 |
| 技术特征B：其中所述第一栅极被配置成接收第一差分信号的正分量，《直接公开》 | [0010] ... The gate electrodes of the NMOS transistors 3 and 4 are the input terminals VIN1 and VIN2, respectively. | 对比文件明确公开了NMOS晶体管3的栅极是输入端子VIN1。在差分放大器中，输入端子VIN1和VIN2用于接收差分信号，VIN1可对应于差分信号的正分量或负分量。本领域技术人员可以毫无疑义地理解，当VIN1和VIN2接收差分信号时，其中一个是正分量，另一个是负分量。因此，VIN1接收差分信号的正分量或负分量的方案已被公开。 |
| 技术特征C：并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间，《直接公开》 | [0010] ... The source electrode of the NMOS transistor 3 is connected via a constant current source 10 to the power supply terminal 2 . The drain electrode of the NMOS transistor 3 is connected via a load resistor 7 to the power supply terminal 1 . ... A voltage (Vdd) of the higher potential level is applied at the power supply terminal 1 . A reference potential (Vss) of the lower potential level is applied at the power supply terminal 2 . | 对比文件公开了电源端子1施加较高电位Vdd，电源端子2施加较低电位Vss（如接地）。NMOS晶体管3的源极通过恒流源10连接到端子2（Vss），漏极通过负载电阻7连接到端子1（Vdd）。因此，晶体管3的源极和漏极通过外部元件（恒流源和负载电阻）耦合在Vdd（第一电压轨）和Vss（第二电压轨）之间，这与目标专利中FET的源极和漏极耦合在两个电压轨之间的技术特征实质相同。 |
| 技术特征D：包括第二栅极、第二源极、以及第二漏极的第二FET，《直接公开》 | [0010] ... An NMOS transistor 3 and an NMOS transistor 4 form a differential pair. ... The source electrode of the NMOS transistor 4 is connected via a constant current source 11 to the power supply terminal 2 . ... The drain electrode of the NMOS transistor 4 is connected via a load resistor 8 to the power supply terminal 1 . | 对比文件图1及描述明确公开了构成差分对的NMOS晶体管4，其具备栅极（输入VIN2）、源极（经恒流源11连接至电源端子2）和漏极（经负载电阻8连接至电源端子1）。这构成了一个具有栅极、源极和漏极的FET，与本领域技术人员理解的第二FET（技术特征D）完全对应。 |
| 技术特征E：其中所述第二栅极被配置成接收所述第一差分信号的负分量，《直接公开》 | [0010] ... The gate electrodes of the NMOS transistors 3 and 4 are the input terminals VIN1 and VIN2, respectively. | 对比文件明确公开了NMOS晶体管4的栅极是输入端子VIN2。在差分放大器中，输入端子VIN1和VIN2用于接收差分信号，VIN2可对应于差分信号的负分量或正分量。本领域技术人员可以毫无疑义地理解，当VIN1和VIN2接收差分信号时，其中一个是正分量，另一个是负分量。因此，VIN2接收差分信号的负分量或正分量的方案已被公开。 |
| 技术特征F：，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间，《直接公开》 | [0010] ... The source electrode of the NMOS transistor 4 is connected via a constant current source 11 to the power supply terminal 2 . The drain electrode of the NMOS transistor 4 is connected via a load resistor 8 to the power supply terminal 1 . ... A voltage (Vdd) of the higher potential level is applied at the power supply terminal 1 . A reference potential (Vss) of the lower potential level is applied at the power supply terminal 2 . | 对比文件公开了电源端子1施加Vdd，电源端子2施加Vss。NMOS晶体管4的源极通过恒流源11连接到端子2（Vss），漏极通过负载电阻8连接到端子1（Vdd）。因此，晶体管4的源极和漏极通过外部元件（恒流源和负载电阻）耦合在Vdd（第一电压轨）和Vss（第二电压轨）之间，这与目标专利中FET的源极和漏极耦合在两个电压轨之间的技术特征实质相同。 |
| 技术特征G：直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器《隐含公开》 | [0010] ... The source electrode of the NMOS transistor 3 is connected to a first variable capacitor 30 . [0014] ... The common connection of the source electrodes and the drain electrodes of the PMOS capacitors 33, 34 is connected to the power supply terminal 1, so that the power supply voltage Vdd is supplied. | 对比文件公开了第一可变电容器30连接到NMOS晶体管3的源极，且该电容器30的一端（PMOS电容33、34的公共端）连接到电源端子1（Vdd）。虽然电容器30通过开关晶体管31、32与源极连接，但从电路连接的物理路径看，存在从晶体管3的源极到电源Vdd的电容性耦合路径。本领域技术人员从图1和描述中可以合理推断，当开关导通时，电容器（如PMOS电容33）的一端通过导通的开关（如NMOS 31）连接到晶体管3的源极，另一端直接连接到Vdd。这种连接关系构成了一个电容器（或其一部分）连接在电压轨（Vdd）与第一FET源极之间。尽管对比文件未明确使用“直接耦合”一词，但该连接关系已隐含公开了电容器耦合在电压轨与源极之间。 |
| 技术特征H：以及直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器《隐含公开》 | [0010] ... Similarly, a second variable capacitor 40 is connected to the source electrode of the NMOS transistor 4. [0017] ... The common connection of the source electrodes and the drain electrodes of the PMOS capacitors 43, 44 is connected to the power supply terminal 1, so that the power supply voltage Vdd is supplied. | 对比文件公开了第二可变电容器40连接到NMOS晶体管4的源极，且该电容器40的一端（PMOS电容43、44的公共端）连接到电源端子1（Vdd）。虽然电容器40通过开关晶体管41、42与源极连接，但从电路连接的物理路径看，存在从晶体管4的源极到电源Vdd的电容性耦合路径。本领域技术人员从图1和描述中可以合理推断，当开关导通时，电容器（如PMOS电容43）的一端通过导通的开关（如NMOS 41）连接到晶体管4的源极，另一端直接连接到Vdd。这种连接关系构成了一个电容器（或其一部分）连接在电压轨（Vdd）与第二FET源极之间。尽管对比文件未明确使用“直接耦合”一词，但该连接关系已隐含公开了电容器耦合在电压轨与源极之间。 |
| 技术特征I：，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。《未公开》 | 未找到相关内容。 | 对比文件中仅提及一个高电位电源端子1（Vdd）和一个低电位电源端子2（Vss）。对于连接到第一可变电容器30和第二可变电容器40的电源，明确为同一个Vdd（见[0014], [0017]）。说明书及附图中均未提及存在第三电压轨或第四电压轨，也未提及Vdd和另一个电压轨是基于另一个共同的第四电压轨生成的。因此，该特征未被公开。 |
| 技术特征J：其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。《未公开》 | 未找到相关内容。 | 对比文件仅说明了输入信号施加到晶体管3和4的栅极，并未描述或暗示该输入差分信号的正分量和负分量的生成是基于电源电压Vdd的。目标专利中此特征旨在与前级电路结合实现电源噪声抑制，而对比文件未涉及此目的或实现方式。因此，该特征未被公开。 |
| 技术特征K：其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。《未公开》 | 未找到相关内容。 | 对比文件描述的VGA是一个独立的电路模块，其输入端子VIN1和VIN2直接接收差分信号。说明书中并未提及或暗示存在一个专门用于生成此差分信号的前级电路。因此，该特征未被公开。 |
| 技术特征L：其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。《未公开》 | 未找到相关内容。 | 对比文件中仅存在一个高电位电源Vdd和一个低电位电源Vss（如接地）。连接到电容器的电源是Vdd（见[0014], [0017]），说明书未提及存在另一个具有不同噪声水平的“第三电压轨”，也未对Vdd和任何其他电压轨的噪声大小进行比较。因此，该特征未被公开。 |
| 技术特征M：其特征在于，进一步包括：耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。《未公开》 | 未找到相关内容。 | 对比文件中未提及任何连接在电源轨之间的分压器，也未提及通过分压器生成的偏置电压来控制电容器（如PMOS电容33、34、43、44）的电容值。电容器的电容值是通过并联连接更多或更少的电容路径（即开关的通断）来调节的，而非通过施加偏置电压。因此，该特征未被公开。 |
| 技术特征N：其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。《直接公开》 | [0010] ... The source electrode of the NMOS transistor 3 is connected to a first variable capacitor 30 . [0016] ... Similarly, a second variable capacitor 40 is connected to the source electrode of the NMOS transistor 4. | 对比文件明确且直接地公开了连接到NMOS晶体管3源极的是“第一可变电容器30”，连接到NMOS晶体管4源极的是“第二可变电容器40”。这与技术特征N的描述完全一致。 |
| 技术特征O：其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。《直接公开》 | [0014] ... As an example, FIG. 1 shows a serial circuit (capacitance section) including an NMOS transistor 31 and a PMOS capacitor 33, and a serial circuit (capacitance section) including an NMOS transistor 32 and a PMOS capacitor 34. ... By turning on/off the NMOS transistors 31, 32, the number of the PMOS capacitors connected in parallel can be adjusted, and the capacitance value of the first variable capacitor 30 can be adjusted. [0017] ... As an example, FIG. 1 shows the serial circuit (capacitance section) of an NMOS transistor 41 and a PMOS capacitor 43, and a serial circuit (capacitance section) of an NMOS transistor 42 and a PMOS capacitor 44. ... By turning on/off the NMOS transistors 41, 42, the number of the PMOS capacitors connected in parallel is adjusted, so that the capacitance value of the second variable capacitor 40 is adjusted. | 对比文件详细描述了第一可变电容器30包含由NMOS晶体管31和PMOS电容33、NMOS晶体管32和PMOS电容34等构成的多个串联电路（即电容路径），这些路径通过控制NMOS晶体管的通断来选择性地将PMOS电容（其一端连接至Vdd）耦合到晶体管3的源极。这构成了选择性地耦合在电源轨（Vdd，对应于可能的“第三电压轨”）与第一FET源极之间的第一组电容路径。同样，第二可变电容器40包含由NMOS晶体管41和PMOS电容43、NMOS晶体管42和PMOS电容44等构成的多个串联电路（即电容路径），这些路径通过控制NMOS晶体管的通断来选择性地将PMOS电容（其一端连接至Vdd）耦合到晶体管4的源极。这构成了选择性地耦合在电源轨（Vdd）与第二FET源极之间的第二组电容路径。因此，该特征被直接公开。 |
| 技术特征P：其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。《直接公开》 | [0011] A variable resistor 90 is connected between the source electrodes of the NMOS transistors 3 and 4. | 对比文件明确公开了可变电阻器90连接在NMOS晶体管3和4的源极之间。可变电阻器包含电阻器，因此公开了“电阻器”这一元件。该连接关系与技术特征P完全一致。 |
| 技术特征Q：其特征在于，进一步包括：耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器《直接公开》 | [0012] The drain electrode of the NMOS transistor 3 is connected via a load resistor 7 to the power supply terminal 1 . | 对比文件明确公开了负载电阻器7连接在电源端子1（Vdd，第一电压轨）与NMOS晶体管3的漏极之间。这对应于技术特征Q中的“第一电阻器”。 |
| 技术特征R：耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器《直接公开》 | [0012] The drain electrode of the NMOS transistor 4 is connected via a load resistor 8 to the power supply terminal 1 . | 对比文件明确公开了负载电阻器8连接在电源端子1（Vdd，第一电压轨）与NMOS晶体管4的漏极之间。这对应于技术特征R中的“第二电阻器”。 |
| 技术特征S：其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的《直接公开》 | [0012] The drain electrodes of the NMOS transistors 3 and 4 are also connected to output terminals 5 and 6, respectively. | 对比文件公开了NMOS晶体管3的漏极连接到输出端子5。在差分放大器中，输出端子5和6输出差分信号。本领域技术人员可以毫无疑义地理解，输出端子5位于负载电阻器7与晶体管3漏极的连接点，该点生成差分信号的一个分量。结合特征B和E的论述，若VIN1为正分量输入，则晶体管3漏极输出通常为反相后的负分量。因此，该节点（输出端子5）生成第二差分信号（输出信号）的负分量。 |
| 技术特征T：以及其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。《直接公开》 | [0012] The drain electrodes of the NMOS transistors 3 and 4 are also connected to output terminals 5 and 6, respectively. | 对比文件公开了NMOS晶体管4的漏极连接到输出端子6。在差分放大器中，输出端子5和6输出差分信号。本领域技术人员可以毫无疑义地理解，输出端子6位于负载电阻器8与晶体管4漏极的连接点，该点生成差分信号的另一个分量。结合特征B和E的论述，若VIN1为正分量输入，则晶体管4漏极输出通常为同相后的正分量。因此，该节点（输出端子6）生成第二差分信号（输出信号）的正分量。 |
| 技术特征U：其特征在于，进一步包括：包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间《直接公开》 | [0010] The source electrode of the NMOS transistor 3 is connected via a constant current source 10 to the power supply terminal 2 . The constant current sources 10 and 11 may be, for example, NMOS transistors each having a prescribed bias voltage applied to their respective gate electrodes (not shown in the drawing). | 对比文件公开了恒流源10连接在NMOS晶体管3的源极与电源端子2（Vss）之间，并说明恒流源10可以是NMOS晶体管，其栅极被施加规定的偏置电压（未示出）。该NMOS晶体管（作为恒流源10）具备栅极（接收偏置电压）、源极和漏极。其漏极连接到晶体管3的源极，其源极连接到Vss，从而与晶体管3（第一FET）串联耦合在电源端子1（Vdd）和端子2（Vss）之间。这完全公开了技术特征U。 |
| 技术特征V：以及包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。《直接公开》 | [0010] The source electrode of the NMOS transistor 4 is connected via a constant current source 11 to the power supply terminal 2 . The constant current sources 10 and 11 may be, for example, NMOS transistors each having a prescribed bias voltage applied to their respective gate electrodes (not shown in the drawing). | 对比文件公开了恒流源11连接在NMOS晶体管4的源极与电源端子2（Vss）之间，并说明恒流源11可以是NMOS晶体管，其栅极被施加规定的偏置电压（未示出）。该NMOS晶体管（作为恒流源11）具备栅极（接收偏置电压）、源极和漏极。其漏极连接到晶体管4的源极，其源极连接到Vss，从而与晶体管4（第二FET）串联耦合在电源端子1（Vdd）和端子2（Vss）之间。这完全公开了技术特征V。 |
### 结论代码
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