**对比文件名称：** WO2017083052A2_Description_20260218_2057
**目标专利名称：** 181具有改进的电源噪声抑制的可变增益放大器CN108352836B
**本次调用模型名称：** GPT-4
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A**：包括：<br>包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET，<br>**《直接公开》** | 摘要部分：[0006] An aspect of the disclosure relates to an apparatus including a first field effect transistor (FET) having a first gate, a first source, and a first drain... | 对比文件在摘要中明确公开了装置包括一个具有第一栅极、第一源极和第一漏极的第一FET。该特征在对比文件中起到构成放大器核心放大元件的作用，与目标专利中第一FET的作用相同。因此，本领域技术人员能够毫无疑义地得出此技术方案。 |
| **B**：其中所述第一栅极被配置成接收第一差分信号的正分量，<br>**《直接公开》** | 摘要部分：[0006] ...wherein the first gate is configured to receive a positive component of a first differential signal... | 对比文件明确公开了第一FET的栅极被配置为接收第一差分信号的正分量。该特征用于定义输入信号的接入点，作用与目标专利相同。 |
| **C**：并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间<br>**《直接公开》** | 摘要部分：[0006] ...and wherein the first source and the first drain are coupled between a first voltage rail and a second voltage rail... | 对比文件明确公开了第一FET的源极和漏极耦合在第一电压轨与第二电压轨之间。该特征定义了FET的直流工作路径，作用与目标专利相同。 |
| **D**：包括第二栅极、第二源极、以及第二漏极的第二FET，<br>**《直接公开》** | 摘要部分：[0006] ...a second FET including a second gate, a second source, and a second drain... | 对比文件明确公开了装置包括第二FET。该特征与第一FET构成差分对，作用与目标专利相同。 |
| **E**：其中所述第二栅极被配置成接收所述第一差分信号的负分量<br>**《直接公开》** | 摘要部分：[0006] ...wherein the second gate is configured to receive a negative component of the first differential signal... | 对比文件明确公开了第二FET的栅极被配置为接收第一差分信号的负分量。该特征定义了差分输入的另一端，作用与目标专利相同。 |
| **F**：，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间<br>**《直接公开》** | 摘要部分：[0006] ...and wherein the second source and the second drain are coupled between the first voltage rail and the second voltage rail... | 对比文件明确公开了第二FET的源极和漏极同样耦合在第一和第二电压轨之间。该特征与特征C对称，共同构成差分对的直流路径，作用与目标专利相同。 |
| **G**：直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器<br>**《直接公开》** | 摘要部分：[0006] ...a first capacitor coupled between the first voltage rail or a third voltage rail and the first source of the first FET... | 对比文件在摘要中公开了第一电容器耦合在第一电压轨“或”第三电压轨与第一FET的源极之间。结合具体实施方式（如图5及其描述），明确公开了第一电容器耦合在第三电压轨（Vreg）与第一FET源极之间（参见[0043]段，VGA 500中“the variable capacitors C1 and C2 are coupled between a different voltage rail Vreg and the sources of input NMOS M11 and M12, respectively”）。该电容器用于将噪声耦合至源极以实现噪声抑制，作用与目标专利相同。因此，本领域技术人员能够从对比文件中毫无疑义地得出该技术方案。 |
| **H**：以及直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器<br>**《直接公开》** | 摘要部分：[0006] ...and a second capacitor coupled between the first voltage rail or the third voltage rail and the second source of the second FET. | 同理，对比文件在摘要和具体实施方式（图5，[0043]段）中公开了第二电容器耦合在第三电压轨（Vreg）与第二FET源极之间。其作用与第一电容器对称，共同用于噪声抑制，与目标专利作用相同。 |
| **I**：，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。<br>**《直接公开》** | 具体实施方式，图5及相关描述：[0043] ...The supply voltage at the voltage rail Vdd may be generated by a voltage regulator 502 based on another supply voltage Vcc. The supply voltage at the voltage rail Vreg may be generated by a different regulator 504 also based on the voltage rail Vcc. | 对比文件图5及其描述明确公开了第一电压轨（Vdd）处的电源电压由基于Vcc的稳压器502生成，第三电压轨（Vreg）处的电源电压由同样基于Vcc的稳压器504生成。这完全对应于目标专利中“第一和第三电压轨的电源电压都基于第四电压轨（Vcc）生成”的特征。该特征用于说明电源的生成关系，作用相同。 |
| **J**：其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。<br>**《直接公开》** | 具体实施方式，图3及相关描述：[0036] The previous stage circuit 310 is configured to generate a differential signal including positive component Vint_p and negative component Vint_n... The positive and negative components Vint_p and Vint_n generated by the previous stage circuit 310 are also based on Vdd, the same rail voltage Vdd for VGA 320. | 对比文件明确描述了前级电路310生成的差分信号Vint_p和Vint_n是基于Vdd的。Vdd即为第一电压轨，Vint_p和Vint_n即为目标专利中的第一差分信号的正负分量。该特征说明了输入信号的参考电源，用于实现噪声共模抑制的条件，作用与目标专利相同。 |
| **K**：其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。<br>**《直接公开》** | 具体实施方式，图3及相关描述：[0032] ...the apparatus 300 further includes a previous stage circuit 310 for generating an input differential signal Vint_p and Vint_n for the VGA 320. [0033] ...the previous stage circuit 310 may be configured into any type of circuit for generating input differential signal Vint_p and Vint_n for the VGA 320. | 对比文件明确公开了装置300包括前级电路310，其作用是基于输入信号（如Vin_p/Vin_n）生成用于VGA的差分信号Vint_p和Vint_n。这完全对应于目标专利中的“前级电路”。其作用是为VGA提供输入信号，完全相同。 |
| **L**：其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。<br>**《直接公开》** | 具体实施方式，图5及相关描述：[0044] ...The voltage regulator 504 may be configured to generate a better regulated and cleaner supply voltage Vreg with noise Vn2 (e.g., root mean square (RMS) noise) being less than noise Vn1 (e.g., RMS noise) present on power supply voltage Vdd. | 对比文件明确记载了Vreg（第三电压轨）是比Vdd（第一电压轨）更好调节、更干净的电源电压，且Vreg上的噪声Vn2小于Vdd上的噪声Vn1。这直接公开了第一电压轨的电源噪声大于第三电压轨的技术特征。该特征用于解释采用不同电源轨进行噪声抑制的背景或条件，作用相同。 |
| **M**：其特征在于，进一步包括：<br>耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。<br>**《直接公开》** | 具体实施方式，图6及相关描述：[0045] ...VGA 600 includes a selectable voltage divider 610 coupled between the power supply rail Vdd and ground... the voltage divider 610 applies a selected bias voltage Vr to the capacitors C1 and C2. The bias voltage Vr may be selected to vary or set the capacitance of C1 and C2. 以及图9及相关描述：[0059] ...VGA 900 includes a selectable voltage divider 910 coupled between the first voltage rail Vdd and ground... applies a selected bias voltage Vr to the capacitors C1 and C2... to vary or set the capacitance of C1 and C2. | 对比文件图6（针对NMOS VGA）和图9（针对PMOS VGA）明确公开了耦合在电源轨（Vdd，即第一电压轨）与地（即第二电压轨）之间的可选分压器（610，910），其生成偏置电压Vr并施加到电容器C1和C2，用于改变或设置其电容。虽然图示分压器一端接的是Vdd而非“第三电压轨”，但根据对比文件[0046]段和[0060]段的描述，分压器同样可以耦合在“不同电压轨（例如Vreg）”与地之间，其生成的偏置电压Vr是基于该电压轨的。这实质上公开了分压器耦合在第三电压轨（或其衍生节点）与第二电压轨之间以生成用于控制电容的偏置电压的技术方案。其作用是通过偏置电压调节电容值，与目标专利作用相同。 |
| **N**：其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。<br>**《直接公开》** | 摘要部分：[0006] ...a first capacitor... a second capacitor...（结合上下文及“variable gain amplifier”主题，此处的电容器为可变增益的一部分）。具体实施方式，图4标题及描述：[0041] ...The VGA 400 may be an exemplary detailed implementation of VGA 320. In particular, the variable capacitor C1 may be implemented... | 对比文件全文主题为“可变增益放大器”，其增益可变性部分通过可变电容器实现。摘要中虽未明确“可变”，但具体实施方式（如图4、5、6、8、9）明确将电容器C1、C2描述和实现为“可变电容器（variable capacitor）”或通过开关网络实现电容值选择。因此，本领域技术人员阅读对比文件后能毫无疑义地理解第一和第二电容器是可变电容器。其作用是实现增益调节，与目标专利相同。 |
| **O**：其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。<br>**《直接公开》** | 具体实施方式，图4及相关描述：[0041] ...the variable capacitor C1 may be implemented as a first set of "n" selectable capacitance paths coupled between the power supply rail Vdd and the source of input NMOS M11, and a second set of "n" selectable capacitance paths coupled between the power supply rail Vdd and the source of input NMOS M12. | 对比文件图4及其描述明确公开了可变电容器C1实现为耦合在电源轨（Vdd，可视为第一电压轨，根据图5，同样适用于第三电压轨Vreg）与M11源极之间的第一组可选电容路径，以及耦合在电源轨与M12源极之间的第二组可选电容路径。通过开关（N11-N1n, N21-N2n）实现选择性耦合。这完全对应于目标专利的技术特征。其作用是通过选择不同电容路径来精细调节电容值，从而设置增益频率响应，作用相同。 |
| **P**：其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。<br>**《直接公开》** | 具体实施方式，图3及相关描述：[0032] ...The VGA 320 includes... a variable resistor RS coupled between the sources of input NMOS M11 and M12.（图7中PMOS版本同样有RS） | 对比文件图3（及图7）明确示出并描述了可变电阻器RS耦合在输入FET（M11和M12，或P11和P12）的源极之间。该电阻器与电容器协同工作以设定放大器的增益-频率响应（零点和极点），作用与目标专利相同。 |
| **Q**：其特征在于，进一步包括：<br>耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器<br>**《直接公开》** | 具体实施方式，图3及相关描述：[0032] ...The VGA 320 includes some of the same elements as in VGAs 100 and 200... 结合图1描述：[0022] ...the VGA 100 includes a first load resistor RL1... coupled in series between a first voltage rail (e.g., Vdd) and... the first input transistor M11... | 对比文件图1、图3等明确示出了第一负载电阻器RL1串联耦合在第一电压轨Vdd与第一输入FET M11的漏极之间（通过电流源晶体管）。该电阻器作为有源负载，用于产生输出电压，作用与目标专利相同。 |
| **R**：耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器<br>**《直接公开》** | 具体实施方式，图1及相关描述：[0022] ...and a second load resistor RL2... coupled in series between Vdd and... the second input transistor M12... | 对比文件图1、图3等明确示出了第二负载电阻器RL2串联耦合在第一电压轨Vdd与第二输入FET M12的漏极之间。其作用与第一负载电阻器对称，共同构成差分输出负载，作用与目标专利相同。 |
| **S**：其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的<br>**《直接公开》** | 具体实施方式，图1及相关描述：[0023] The VGA 100 is configured to generate an output differential signal including positive and negative components Vout_p and Vout_n at the drains of the input NMOS M12 and M11, respectively. | 对比文件明确说明输出差分信号的负分量Vout_n在输入NMOS M11的漏极处生成。结合图1、3可知，M11的漏极即第一负载电阻器RL1与M11之间的节点。这直接公开了目标专利的特征。其作用是指定差分输出信号的取出点，作用相同。 |
| **T**：以及其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。<br>**《直接公开》** | 具体实施方式，图1及相关描述：[0023] ...positive and negative components Vout_p and Vout_n at the drains of the input NMOS M12 and M11, respectively. | 同理，对比文件明确说明输出差分信号的正分量Vout_p在输入NMOS M12的漏极处生成，该节点即第二负载电阻器RL2与M12之间的节点。 |
| **U**：其特征在于，进一步包括：<br>包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间<br>**《直接公开》** | 具体实施方式，图1及相关描述：[0022] ...a first current-source transistor M13... The gates of the current-source NMOS M13 and M14 are configured to receive a bias voltage NBIAS for setting the current I through the devices. | 对比文件图1、3明确示出并描述了晶体管M13作为第一电流源FET，其栅极接收偏置电压NBIAS以设置电流I。M13的源极和漏极与第一输入FET M11的源极和漏极串联耦合在Vdd和地之间。这完全对应于目标专利的特征U。其作用是为差分对提供恒定的尾电流源，作用相同。 |
| **V**：以及包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。<br>**《直接公开》** | 具体实施方式，图1及相关描述：[0022] ...and a second current-source transistor M14... The gates of the current-source NMOS M13 and M14 are configured to receive a bias voltage NBIAS for setting the current I through the devices. | 同理，对比文件图1、3明确示出并描述了晶体管M14作为第二电流源FET，其栅极接收相同的偏置电压NBIAS。M14的源极和漏极与第二输入FET M12的源极和漏极串联耦合在Vdd和地之间。这完全对应于目标专利的特征V。 |
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