对比文件名称：JP2014175763A_Description_20260304_1955
目标专利名称：具有改进的电源噪声抑制的可变增益放大器CN108352836B
模型名称：GPT-4
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：包括：包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET，《直接公开》 | “ＮＭＯＳトランジスタ（３）とＮＭＯＳトランジスタ（４）は、差動対を構成する。ＮＭＯＳトランジスタ（３）と（４）のゲート電極は、入力端子（ＶＩＮ１ ）（ＶＩＮ２ ）となる。...ＮＭＯＳトランジスタ（３）のソース電極は、定電流源（１０）を介して、電源端子（２）に接続される。...ＮＭＯＳトランジスタ（３）のドレイン電極は、負荷抵抗（７）を介して、電源端子（１）に接続される。” | 对比文件明确公开了构成差动对的NMOS晶体管3，其具有栅极（ゲート電極）、源极（ソース電極）和漏极（ドレイン電極）。这对应于目标专利中的第一FET。 |
| **B**：其中所述第一栅极被配置成接收第一差分信号的正分量，《直接公开》 | “ＮＭＯＳトランジスタ（３）と（４）のゲート電極は、入力端子（ＶＩＮ１ ）（ＶＩＮ２ ）となる。” | 对比文件明确公开了NMOS晶体管3的栅极连接至输入端子VIN1。在差分放大电路中，VIN1和VIN2用于接收差分输入信号，VIN1即对应于差分信号的正分量或负分量之一。本领域技术人员可以毫无疑义地确定，VIN1用于接收差分信号的一个分量，这公开了第一栅极接收差分信号的一个分量。 |
| **C**：并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间，《直接公开》 | “ＮＭＯＳトランジスタ（３）のソース電極は、定電流源（１０）を介して、電源端子（２）に接続される。...ＮＭＯＳトランジスタ（３）のドレイン電極は、負荷抵抗（７）を介して、電源端子（１）に接続される。電源端子（１）には、高電位側の電圧（Ｖｄｄ）が印加される。電源端子（２）には、低電位側の基準電位（Ｖｓｓ）が印加される。” | 对比文件明确公开了第一FET（NMOS 3）的源极通过定电流源10连接到电源端子2（Vss），漏极通过负载电阻7连接到电源端子1（Vdd）。因此，其源极和漏极通过中间元件耦合在Vdd（第一电压轨）和Vss（第二电压轨）之间。本领域技术人员能够直接且毫无疑义地理解这种耦合关系。 |
| **D**：包括第二栅极、第二源极、以及第二漏极的第二FET，《直接公开》 | “ＮＭＯＳトランジスタ（３）とＮＭＯＳトランジスタ（４）は、差動対を構成する。...ＮＭＯＳトランジスタ（４）のソース電極は、定電流源（１１）を介して、電源端子（２）に接続される。...ＮＭＯＳトランジスタ（４）のドレイン電極は、負荷抵抗（８）を介して電源端子（１）に接続される。” | 对比文件明确公开了构成差动对的NMOS晶体管4，其具有栅极、源极和漏极。这对应于目标专利中的第二FET。 |
| **E**：其中所述第二栅极被配置成接收所述第一差分信号的负分量，《直接公开》 | “ＮＭＯＳトランジスタ（３）と（４）のゲート電極は、入力端子（ＶＩＮ１ ）（ＶＩＮ２ ）となる。” | 对比文件明确公开了NMOS晶体管4的栅极连接至输入端子VIN2。在差分放大电路中，VIN1和VIN2用于接收差分输入信号，VIN2即对应于差分信号的另一个分量。本领域技术人员可以毫无疑义地确定，VIN2用于接收差分信号的另一个分量，这公开了第二栅极接收差分信号的负分量。 |
| **F**：，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间，《直接公开》 | “ＮＭＯＳトランジスタ（４）のソース電極は、定電流源（１１）を介して、電源端子（２）に接続される。...ＮＭＯＳトランジスタ（４）のドレイン電極は、負荷抵抗（８）を介して電源端子（１）に接続される。電源端子（１）には、高電位側の電圧（Ｖｄｄ）が印加される。電源端子（２）には、低電位側の基準電位（Ｖｓｓ）が印加される。” | 对比文件明确公开了第二FET（NMOS 4）的源极通过定电流源11连接到电源端子2（Vss），漏极通过负载电阻8连接到电源端子1（Vdd）。因此，其源极和漏极通过中间元件耦合在Vdd（第一电压轨）和Vss（第二电压轨）之间。 |
| **G**：直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器《直接公开》 | “ＮＭＯＳトランジスタ（３）のソース電極には、第１の可変容量（３０）が接続される。...ＰＭＯＳキャパシタ（３３）と（３４）のソース電極とドレイン電極の共通接続は、電源端子（１）に接続され、電源電圧（Ｖｄｄ）が供給される。” | 对比文件明确公开了“第1の可変容量30”连接在NMOS晶体管3的源极与电源端子1（Vdd）之间。Vdd在对比文件中作为高电位侧电源，可对应于目标专利中的“第三电压轨”。连接关系是直接的，没有中间元件（如电阻、晶体管等）串联在电容和电源/源极之间，因此是“直接耦合”。这公开了直接耦合在第三电压轨（Vdd）与第一FET源极之间的第一电容器。 |
| **H**：以及直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器《直接公开》 | “ＮＭＯＳトランジスタ（４）のソース電極には、第２の可変容量（４０）が接続される。...ＰＭＯＳキャパシタ（４３）（４４）のソース電極とドレイン電極の共通接続は、電源端子（１）に接続され、電源電圧（Ｖｄｄ）が供給される。” | 对比文件明确公开了“第2の可変容量40”连接在NMOS晶体管4的源极与电源端子1（Vdd）之间。这公开了直接耦合在第三电压轨（Vdd）与第二FET源极之间的第二电容器。 |
| **I**：，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。《未公开》 | 对比文件未提及电源电压Vdd和Vss是基于另一个第四电压轨生成的。对比文件仅描述了“電源端子（１）には、高電位側の電圧（Ｖｄｄ）が印加される。電源端子（２）には、低電位側の基準電位（Ｖｓｓ）が印加される。”，没有公开它们具有共同的电压源或基于同一个电压轨生成。 | 对比文件未公开第一电压轨（Vss）和第三电压轨（Vdd）的电压是基于同一个第四电压轨生成的。该特征涉及具体的电源架构，对比文件中没有相关的描述或暗示。 |
| **J**：其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。《未公开》 | 对比文件未描述输入信号VIN1和VIN2是基于Vss（第一电压轨）生成的。输入端子是独立的输入端口。 | 目标专利中该特征限定了输入差分信号是基于第一电压轨（例如，地）的电源电压，以实现噪声消除（如说明书第[0054]段关于PMOS版本VGA 720的描述）。对比文件仅公开了差分信号施加到栅极，但没有公开该信号的生成与Vss（第一电压轨）的电源电压有关。 |
| **K**：其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。《未公开》 | 对比文件未提及任何前级电路。输入信号VIN1和VIN2是直接施加到输入端子（ゲート電極）的。 | 对比文件公开的是一个独立的可变增益放大电路，其输入信号直接来自外部，没有描述生成该差分信号的前级电路。 |
| **L**：其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。《未公开》 | 对比文件未比较Vss和Vdd上的噪声大小。 | 该特征限定了两个电压轨噪声水平的相对关系，这是目标专利中实现特定噪声抑制效果的一个前提条件（例如，Vss有地弹噪声，Vdd较干净）。对比文件完全没有涉及电源噪声的比较。 |
| **M**：其特征在于，进一步包括：耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。《未公开》 | 对比文件未公开任何分压器。第1和第2可变容量30、40直接连接到电源端子1（Vdd），其电容值通过开关选择并联的PMOS电容器数量来调整，而非通过施加偏置电压来改变电容。 | 目标专利中该特征涉及通过分压器产生偏置电压来设置电容器的电容值（如说明书图6、9所示）。对比文件中的电容器是可变电容器，但调整机制是通过开关选择不同数量的电容路径并联，而不是通过改变施加在电容器上的偏置电压（其另一端固定接Vdd）。因此，该特征未被公开。 |
| **N**：其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。《直接公开》 | “ＮＭＯＳトランジスタ（３）のソース電極には、第１の可変容量（３０）が接続される。...ＮＭＯＳトランジスタ（４）のソース電極には、第２の可変容量（４０）が接続される。” | 对比文件明确将连接在NMOS晶体管3和4源极的电容器称为“第1の可変容量30”和“第2の可変容量40”，即第一可变电容器和第二可变电容器。 |
| **O**：其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。《直接公开》 | “第１の可変容量（３０）は、ＭＯＳトランジスタとＭＯＳキャパシタの直列回路を複数段備える。...代表として、ＮＭＯＳトランジスタ（３１）とＰＭＯＳキャパシタ（３３）の直列回路、及び、ＮＭＯＳトランジスタ（３２）とＰＭＯＳキャパシタ（３４）の直列回路を示す。...ＮＭＯＳトランジスタ（３１）（３２）のオン／オフにより、並列接続されるＰＭＯＳキャパシタの個数が調整され、第１の可変容量(３０)の容量値が調整される。” “第２の可変容量（４０）は、ＭＯＳトランジスタとＭＯＳキャパシタの直列回路を複数段備える。...代表として、ＮＭＯＳトランジスタ（４１）とＰＭＯＳキャパシタ（４３）の直列回路、及び、ＮＭＯＳトランジスタ（４２）とＰＭＯＳキャパシタ（４４）の直列回路を示す。...ＮＭＯＳトランジスタ（４１）（４２）のオン／オフにより、並列接続されるＰＭＯＳキャパシタの個数が調整され、第２の可変容量(４０)の容量値が調整される。” | 对比文件详细描述了第一可变容量30由多个NMOS晶体管（31,32）与PMOS电容器（33,34）的串联电路（即电容路径）构成，通过控制NMOS晶体管的开/关，可以选择性地将对应的PMOS电容器并联连接在电源端子1（Vdd）与第一FET（NMOS 3）的源极之间。第二可变容量40具有完全相同的结构。这直接公开了通过选择性地耦合多组电容路径来实现可变电容的技术特征。 |
| **P**：其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。《直接公开》 | “差動対を構成するＮＭＯＳトランジスタ（３）と（４）のソース電極間には、可変抵抗（９０）が接続される。可変抵抗（９０）は、抵抗（９）を有する。可変抵抗（９０）は、更に、抵抗とＭＯＳトランジスタの直列回路を複数段備える。” | 对比文件明确公开了可変抵抗90连接在NMOS晶体管3和4的源极之间。可変抵抗90包含电阻9，并且可以通过并联更多电阻路径来调整阻值。这公开了耦合在两个FET源极之间的电阻器（包括可变电阻器）。 |
| **Q**：其特征在于，进一步包括：耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器《直接公开》 | “ＮＭＯＳトランジスタ（３）のドレイン電極は、負荷抵抗（７）を介して、電源端子（１）に接続される。” | 对比文件明确公开了负载抵抗7连接在电源端子1（Vdd，即第一电压轨）与NMOS晶体管3（第一FET）的漏极之间。 |
| **R**：耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器《直接公开》 | “ＮＭＯＳトランジスタ（４）のドレイン電極は、負荷抵抗（８）を介して電源端子（１）に接続される。” | 对比文件明确公开了负载抵抗8连接在电源端子1（Vdd，即第一电压轨）与NMOS晶体管4（第二FET）的漏极之间。 |
| **S**：其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的《直接公开》 | “ＮＭＯＳトランジスタ（３）と（４）のドレイン電極は、夫々、出力端子（５）と出力端子（６）に接続される。” 结合负载电阻7的连接关系可知，输出端子5位于负载电阻7和NMOS晶体管3的漏极之间。 | 对比文件公开了输出端子5连接在NMOS晶体管3的漏极，结合电阻7连接在Vdd和该漏极之间，可以毫无疑义地确定输出端子5（即第一节点）位于第一电阻器（负载电阻7）与第一FET漏极之间。该节点输出一个差分信号分量。根据差分放大电路的常规知识，输出端子5和6输出一对差分信号。因此，该特征被直接公开。 |
| **T**：以及其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。《直接公开》 | “ＮＭＯＳトランジスタ（３）と（４）のドレイン電極は、夫々、出力端子（５）と出力端子（６）に接続される。” 结合负载电阻8的连接关系可知，输出端子6位于负载电阻8和NMOS晶体管4的漏极之间。 | 对比文件公开了输出端子6连接在NMOS晶体管4的漏极，结合电阻8连接在Vdd和该漏极之间，可以毫无疑义地确定输出端子6（即第二节点）位于第二电阻器（负载电阻8）与第二FET漏极之间。该节点输出差分信号的另一个分量。因此，该特征被直接公开。 |
| **U**：其特征在于，进一步包括：包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间《直接公开》 | “ＮＭＯＳトランジスタ（３）のソース電極は、定電流源（１０）を介して、電源端子（２）に接続される。定電流源（１０）と（１１）は、例えば、所定のバイアス電圧がゲート電極に印加されたＮＭＯＳトランジスタ(図示せず)で構成される。” | 对比文件明确公开了定電流源10连接在NMOS晶体管3的源极和电源端子2（Vss）之间，并且说明该定電流源10可以由栅极施加了预定偏置电压的NMOS晶体管构成。该NMOS晶体管即对应于第三FET，其栅极接收偏置电压以设置电流，其源极和漏极（未具体指明哪一端接Vss，哪一端接NMOS3的源极，但作为电流源串联在路径中是明确的）与第一FET（NMOS 3）串联耦合在Vdd（通过负载电阻）和Vss之间。因此，该特征被直接公开。 |
| **V**：以及包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。《直接公开》 | “ＮＭＯＳトランジスタ（４）のソース電極は、定電流源（１１）を介して、電源端子（２）に接続される。定電流源（１０）と（１１）は、例えば、所定のバイアス電圧がゲート電極に印加されたＮＭＯＳトランジスタ(図示せず)で構成される。” | 对比文件明确公开了定電流源11连接在NMOS晶体管4的源极和电源端子2（Vss）之间，并且说明该定電流源11同样可以由栅极施加了相同预定偏置电压的NMOS晶体管构成。该NMOS晶体管即对应于第四FET，其栅极接收相同的偏置电压以设置电流，其源极和漏极与第二FET（NMOS 4）串联耦合在Vdd（通过负载电阻）和Vss之间。因此，该特征被直接公开。 |
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