对比文件名称：2012-08-17_KR1020120091360A_发明公开_KR1020120091360A 메모리 디바이스를 동작시키는 시스템 및 방법
目标专利名称：182跨不同功率域的字线和位线跟踪CN107438883B
模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>**判断结果**：未公开 | [0021] “타이밍 회로(232)는 입력 신호(231)를 수신하기 위한 입력(250)을 포함한다. 예를 들어, 입력 신호(231)는 클록 신호일 수도 있다. 직렬로 커플링된 인버터들과 같은 게이트들의 제 1 세트(234)는, 제 1 출력(252)에서 제 1 신호(201)를 생성하기 위해 지연을 입력 신호(231)에 적용하도록 구성된다. 제 1 신호(201)는 루프 회로(214)의 동작을 개시한다.”<br>（译文：定时电路(232)包括用于接收输入信号(231)的输入(250)。例如，输入信号(231)可以是时钟信号。第一组门(234)，例如串联耦合的反相器，被配置为向输入信号(231)施加延迟以在第一输出(252)处产生第一信号(201)。第一信号(201)启动环路电路(214)的操作。） | 对比文件公开了定时电路232，其接收输入时钟信号231，并通过第一组门234施加延迟以产生第一信号201。然而，该第一信号201用于启动环路电路214，而环路电路214的作用是生成感测放大器启用信号（SAEN 205），以对位线放电延迟（即感测操作延迟）进行建模。这与目标专利中第一延迟电路的作用不同，目标专利的第一延迟电路是用于“模拟行解码时段”，即对从时钟边沿到字线断言（字线发展路径）的延迟进行建模。两者延迟建模的对象和目的均不相同。因此，对比文件未公开本技术特征。 |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>**判断结果**：《直接公开》 | [0021] “타이밍 회로(232)는 입력 신호(231)를 수신하기 위한 입력(250)을 포함한다. 예를 들어, 입력 신호(231)는 클록 신호일 수도 있다. 직렬로 커플링된 인버터들과 같은 게이트들의 제 1 세트(234)는, 제 1 출력(252)에서 제 1 신호(201)를 생성하기 위해 지연을 입력 신호(231)에 적용하도록 구성된다.”<br>[0023] “메모리 전압 도메인(264)은 로직 전압 도메인(260)의 공급 전압(262)(Vdd_L)보다 더 높은 공급 전압(266)(Vdd_H)을 가질 수도 있다.”<br>（译文：定时电路(232)包括用于接收输入信号(231)的输入(250)。例如，输入信号(231)可以是时钟信号。第一组门(234)，例如串联耦合的反相器，被配置为向输入信号(231)施加延迟以在第一输出(252)处产生第一信号(201)。<br>内存电压域(264)可以具有比逻辑电压域(260)的电源电压(262)(Vdd_L)更高的电源电压(266)(Vdd_H)。） | 对比文件明确公开了定时电路232（对应于目标专利的第一延迟电路的概念）包含第一组门234，该组门延迟输入时钟信号231以产生经延迟的第一信号201。同时，对比文件明确划分了逻辑电压域260（对应逻辑功率域）和内存电压域264（对应存储器功率域）。定时电路232位于逻辑电压域260中（如图2所示，定时电路232未特别说明位于内存域，且其接收逻辑域电压Vdd_L），因此，其延迟部分（第一组门234）必然处于逻辑功率域中。这与技术特征B中“逻辑功率域部分”的作用（延迟时钟信号）和位置均相同。因此，该技术特征被直接公开。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>**判断结果**：未公开 | [0023] “레벨 시프터(미도시)는, 로직 전압 도메인(260)으로부터 메모리 전압 도메인(264)으로의 워드라인 인에이블 신호(213)의 전압을 조정하도록 워드라인 인에이블 회로(212)와 워드라인 드라이버(238) 사이에 커플링될 수도 있다.”<br>（译文：电平移位器（未示出）可以耦合在字线启用电路(212)和字线驱动器(238)之间，以调整从逻辑电压域(260)到内存电压域(264)的字线启用信号(213)的电压。） | 对比文件仅在字线启用路径（从字线启用电路212到字线驱动器238）中提到可能使用电平移位器，用于将信号从逻辑电压域转换到内存电压域。然而，对于第一延迟电路（即定时电路232中产生第一信号201的部分），并未提及或隐含包含任何电平移位器。第一信号201直接用于启动同样位于逻辑电压域中的环路电路214（其逻辑电路部分246），因此不需要电平移位。这与目标专利中第一延迟电路必须包含一个电平移位器以产生第一输出信号（该输出信号用于后续逻辑门处理）的结构和作用不同。因此，对比文件未公开本技术特征。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>**判断结果**：未公开 | [0021] “게이트들의 제 2 세트(236)는 제 2 출력(254)에서 제 2 신호(203)를 생성한다.”<br>（译文：第二组门(236)在第二输出(254)处产生第二信号(203)。） | 对比文件的定时电路232确实包含第二组门236，用于产生延迟的第二信号203。然而，该第二信号203用于启动字线启用电路212，进而控制字线206的断言。其作用是模拟或控制“字线启用”的延迟，这与目标专利中第二延迟电路的作用截然不同。目标专利的第二延迟电路是用于“模拟列解码时段”，即对从时钟边沿到位线驱动（位线发展路径）的延迟进行建模。两者延迟建模的对象（字线路径 vs 位线路径）和目的完全不同。因此，对比文件未公开本技术特征。 |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>**判断结果**：未公开 | [0023] “레벨 시프터(미도시)는, 로직 전압 도메인(260)으로부터 메모리 전압 도메인(264)으로의 워드라인 인에이블 신호(213)의 전압을 조정하도록 워드라인 인에이블 회로(212)와 워드라인 드라이버(238) 사이에 커플링될 수도 있다.”<br>（译文：电平移位器（未示出）可以耦合在字线启用电路(212)和字线驱动器(238)之间，以调整从逻辑电压域(260)到内存电压域(264)的字线启用信号(213)的电压。） | 对比文件提到的电平移位器位于字线启用路径上，用于字线启用信号213。而目标专利的第二电平移位器是第二延迟电路的一部分，其作用是将存储器时钟信号电平移位成“存储器功率域哑写时钟”。对比文件既未公开“哑写时钟”这一概念，也未在第二信号203的产生路径（即第二组门236）中提及任何电平移位操作。第二信号203在逻辑电压域中产生并直接提供给同样位于逻辑电压域的字线启用电路212（参见图2）。因此，对比文件未公开本技术特征。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>**判断结果**：未公开 | [0023] “워드라인 인에이블 회로(212)는 워드라인 인에이블 신호(213)를 생성하도록 제 2 신호(203)에 응답한다. ... 워드라인 드라이버(238)는 워드라인 인에이블 신호(213)에 응답하여 워드라인(206)에 바이어스를 적용하도록 적응될 수도 있다. ... 메모리 전압 도메인(264)은 로직 전압 도메인(260)의 공급 전압(262)(Vdd_L)보다 더 높은 공급 전압(266)(Vdd_H)을 가질 수도 있다.”<br>（译文：字线启用电路(212)响应第二信号(203)以生成字线启用信号(213)。... 字线驱动器(238)可被适配为响应字线启用信号(213)向字线(206)施加偏置。... 内存电压域(264)可以具有比逻辑电压域(260)的电源电压(262)(Vdd_L)更高的电源电压(266)(Vdd_H)。） | 对比文件中，响应于第二信号203而动作的字线启用电路212和字线驱动器238位于内存电压域264中，这可以视为“存储器功率域部分”。然而，它们的作用是产生并驱动实际的字线信号，而不是目标专利中“将哑写时钟延迟成第二输出信号”。目标专利的第二延迟电路的存储器功率域部分是其延迟线的一部分，用于模拟位线发展路径中的延迟。对比文件的该部分电路并未模拟任何“哑”时钟的延迟，而是执行实际的字线驱动功能。因此，作用不同，对比文件未公开本技术特征。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件中不存在一个逻辑电路（如NOR门），其接收来自模拟行解码时段和模拟列解码时段的两个输出信号，并在两者均完成时断言一个逻辑输出信号。对比文件中的第一信号201和第二信号203分别独立地启动环路电路214和字线启用电路212，这两个路径是并行且独立的，没有通过一个逻辑门来结合它们的完成状态以产生一个统一的逻辑输出信号。因此，对比文件未公开本技术特征。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线<br>**判断结果**：《直接公开》 | [0020] “시스템(200)은 감지 증폭기(204)에 커플링된 대표적인 비트 셀(202)을 갖는 메모리 디바이스(220)를 포함한다. 비트 셀(202)은 워드라인(206), 제 1 비트 라인(208), 및 제 2 비트 라인(210)에 커플링된다.”<br>[0023] “대표적인 비트 셀(202)을 포함하는 워드라인 드라이버(238) 및 메모리 디바이스(220)는 메모리 전압 도메인(264)에 존재할 수도 있다”<br>（译文：系统(200)包括具有耦合到感测放大器(204)的代表性位单元(202)的存储设备(220)。位单元(202)耦合到字线(206)、第一位线(208)和第二位线(210)。<br>包括代表性位单元(202)的字线驱动器(238)和存储设备(220)可以存在于内存电压域(264)中。） | 对比文件明确公开了字线（206），并且明确指出包含字线驱动器238和位单元202的存储设备220存在于内存电压域（264）中。内存电压域即对应目标专利的“存储器功率域”。因此，对比文件直接公开了“存储器功率域字线”这一特征。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**判断结果**：未公开 | [0021] “타이밍 회로(232)는 입력 신호(231)를 수신하기 위한 입력(250)을 포함한다. ... 게이트들의 제 2 세트(236)는 제 2 출력(254)에서 제 2 신호(203)를 생성한다.”<br>[0023] “워드라인 인에이블 회로(212)는 워드라인 인에이블 신호(213)를 생성하도록 제 2 신호(203)에 응답한다. 워드라인 드라이버(238)는 워드라인 인에이블 신호(213)에 응답하여 워드라인(206)에 바이어스를 적용하도록 적응될 수도 있다.”<br>（译文：定时电路(232)包括用于接收输入信号(231)的输入(250)。... 第二组门(236)在第二输出(254)处产生第二信号(203)。<br>字线启用电路(212)响应第二信号(203)以生成字线启用信号(213)。字线驱动器(238)可被适配为响应字线启用信号(213)向字线(206)施加偏置。） | 对比文件确实存在一条从输入时钟231，经定时电路232延迟产生第二信号203，再通过字线启用电路212和字线驱动器238最终断言字线206的路径。这条路径可视为字线发展路径。然而，目标专利的技术特征I要求“第一延迟电路被配置成使得所模拟的行解码时段等于所述行解码时段”。这意味着必须存在一个用于“模拟”行解码时段的独立电路（第一延迟电路），并且其模拟的延迟时间与实际字线发展路径的延迟（行解码时段）相等。在对比文件中，产生第二信号203的延迟路径（第二组门236）本身就是实际字线启用控制路径的一部分，而非一个独立的、用于“模拟”的延迟电路。此外，对比文件中用于“模拟”或跟踪延迟的电路是环路电路214及其关联的哑位线243，它模拟的是位线放电延迟，而非字线发展延迟。因此，对比文件未公开“第一延迟电路模拟行解码时段且该模拟值等于实际行解码时段”这一特定技术特征。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件中未提及任何“行解码总线”或“哑行解码总线”的结构。目标专利中的行解码总线及对应的哑行解码总线是为了对特定物理互连线的RC延迟进行建模。对比文件的延迟建模主要通过可编程的环路电路和哑位线实现，未涉及对行解码总线长度的匹配建模。因此，对比文件未公开本技术特征。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件未公开“哑行解码总线”，更未公开其“折叠”的具体结构。因此，对比文件未公开本技术特征。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>**判断结果**：未公开 | [0024] “메모리 디바이스(220)는, 다수의 더미 셀들(240)을 통해 더미 비트 라인(243)에 커플링된 더미 워드라인(242)을 또한 포함할 수도 있다.”<br>（译文：存储设备(220)还可以包括通过多个哑单元(240)耦合到哑位线(243)的哑字线(242)。） | 对比文件确实公开了“哑字线（더미 워드라인）242”。然而，该哑字线242是用于与哑位线243和哑单元240一起，模拟实际位线的负载和电容，以辅助环路电路214确定感测放大器启用的时机。它并非由某个逻辑门输出的“逻辑输出信号”所驱动。在对比文件中，哑字线242的驱动方式未明确说明，但根据上下文，其可能是为了提供与真实字线类似的负载环境，而非接收来自一个等待两个延迟路径完成的逻辑门的输出。因此，对比文件虽然公开了哑字线，但未公开其由如技术特征G所述的逻辑电路输出的逻辑输出信号驱动这一特定连接关系。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**判断结果**：未公开 | [0024] “더미 비트 라인(243)은 미리충전될 수도 있으며, 미리충전된 더미 비트 라인(243)의 방전의 시간은, 다양한 프로세스, 전압, 온도, 또는 다른 동작 조건들 하에서 비트 라인들(208 및 210) 중 하나의 방전 시간에 근사할 수도 있다.”<br>[0025] “예를 들어, 더미 비트 라인(243)의 방전은 제 1 신호(201)에 의해 인에이블된다.”<br>（译文：哑位线(243)可以被预充电，预充电的哑位线(243)的放电时间可以近似于在各种工艺、电压、温度或其他操作条件下位线(208及210)之一的放电时间。<br>例如，哑位线(243)的放电由第一信号(201)启用。） | 对比文件公开了哑位线243，并且其放电由第一信号201启用。然而，技术特征M要求哑位线“响应于所述哑字线的断言而被放电”。在对比文件中，哑位线243的放电触发信号是第一信号201（来自定时电路），而非哑字线242的断言。两者放电的触发机制完全不同。因此，对比文件未公开本技术特征。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件未公开任何在哑位线放电之后，用于模拟写操作时段（即单元翻转时间）并断言就绪信号的“第三延迟电路”。对比文件的环路电路及其哑位线模拟的是读取操作中感测前的位线放电延迟，而非写操作完成延迟。因此，对比文件未公开本技术特征。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**判断结果**：《隐含公开》 | [0025] “프로그래밍가능 회로 부분(244)은, 더미 비트 라인(243)에 커플링되고 미리충전된 더미 비트 라인(243)의 방전의 조정가능한 레이트를 가능하게 하도록 제어가능한 다수의 방전 디바이스들(248)을 포함한다. ... 제어 신호(214)는, 미리충전된 더미 비트 라인(243)의 방전 레이트를 증가 또는 감소시키기 위해, 예를 들어, 스위칭 트랜지스터들의 하나 또는 그 초과의 게이트들을 바이어싱하기 위한 다수의 방전 디바이스들(248)에 대한 하나 또는 그 초과의 신호들을 포함할 수도 있다.”<br>（译文：可编程电路部分(244)包括耦合到哑位线(243)的多个可控放电设备(248)，以实现预充电的哑位线(243)的可调放电速率。... 控制信号(214)可以包括用于多个放电设备(248)的一个或多个信号，以通过例如偏置一个或多个开关晶体管的栅极来增加或减少预充电的哑位线(243)的放电速率。） | 对比文件公开了可编程电路部分244包含多个可控的放电设备（방전 디바이스들）248，这些设备耦合在哑位线243与地之间（因为其功能是使预充电的哑位线放电）。控制信号214用于控制这些放电设备，从而调整哑位线的放电速率。这隐含公开了“多条可选支路耦合在哑位线与地之间，每条支路由对应调谐信号控制”的技术方案。虽然控制信号214可能是一个编码信号而非多个独立的调谐信号，但本领域技术人员可以理解，为了实现对各放电设备的独立控制以精细调节放电速率，将控制信号214具体实现为多个独立的调谐信号（每个控制一个放电支路）是显而易见的常规设计选择。因此，该技术特征被对比文件隐含公开。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线<br>**判断结果**：《直接公开》 | [0020] “비트 셀(202)은 워드라인(206), 제 1 비트 라인(208), 및 제 2 비트 라인(210)에 커플링된다.”<br>[0023] “대표적인 비트 셀(202)을 포함하는 워드라인 드라이버(238) 및 메모리 디바이스(220)는 메모리 전압 도메인(264)에 존재할 수도 있다”<br>（译文：位单元(202)耦合到字线(206)、第一位线(208)和第二位线(210)。<br>包括代表性位单元(202)的字线驱动器(238)和存储设备(220)可以存在于内存电压域(264)中。） | 对比文件明确公开了位线（208, 210），并且明确指出包含这些位线的存储设备220存在于内存电压域（264）中。因此，对比文件直接公开了“存储器功率域位线”这一特征。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**判断结果**：未公开 | [0024] “더미 비트 라인(243)은, 루프 회로(214)가 비트 라인들(208 및 210)의 방전에 관련된 타이밍 정보를 획득할 수 있도록 그 루프 회로(214)에 제공될 수도 있다. 예를 들어, 더미 비트 라인(243)은 미리충전될 수도 있으며, 미리충전된 더미 비트 라인(243)의 방전의 시간은, 다양한 프로세스, 전압, 온도, 또는 다른 동작 조건들 하에서 비트 라인들(208 및 210) 중 하나의 방전 시간에 근사할 수도 있다.”<br>（译文：哑位线(243)可以被提供给环路电路(214)，使得环路电路(214)可以获得与位线(208和210)的放电有关的定时信息。例如，哑位线(243)可以被预充电，并且预充电的哑位线(243)的放电时间可以近似于在各种工艺、电压、温度或其他操作条件下位线(208及210)之一的放电时间。） | 对比文件描述了通过哑位线243的放电来模拟真实位线（208,210）的放电时间，环路电路214利用此信息来生成感测放大器启用信号。这可以看作是对“位线放电延迟”的一种模拟。然而，技术特征Q要求存在一个明确的“位线发展路径”，该路径响应时钟边沿和数据信号使位线放电，并且其延迟被定义为“列解码时段”。同时，要求“第二延迟电路”模拟这个列解码时段的至少一部分。在对比文件中，虽然存在真实位线放电的物理路径，但并未明确描述一条从时钟边沿开始、包含数据信号处理的完整“位线发展路径”。更重要的是，对比文件中没有任何一个延迟电路被明确配置为“模拟列解码时段”。第二信号203及其相关电路（第二组门236、字线启用电路212）控制的是字线启用，与位线放电路径的延迟建模无关。而模拟位线放电延迟的环路电路214是由第一信号201启动的。因此，对比文件未公开技术特征Q所定义的完整技术方案。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件未提及“哑位总线”这一结构。其用于模拟位线负载和延迟的主要结构是哑位线243和多个哑单元240。哑位总线在目标专利中用于对跨越存储器组的位线驱动总线（位总线170）的RC延迟进行建模。对比文件没有相应的概念或结构。因此，对比文件未公开本技术特征。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件中没有提及“写时钟总线”及其传播延迟，也没有涉及从列解码时段中减去写时钟总线传播延迟的建模方式。因此，对比文件未公开本技术特征。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件中，哑位线243的放电由第一信号201启动，并非通过一个耦合在哑字线242和哑位线243之间的反相器来驱动。因此，对比文件未公开本技术特征。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件未公开“哑位总线”，因此更未公开其物理实现为金属层中的迹线。因此，对比文件未公开本技术特征。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**判断结果**：未公开 | 无对应内容。 | 对比文件未公开“哑位总线”，因此更未公开其折叠结构。因此，对比文件未公开本技术特征。 |
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