对比文件名称：2010-03-23_US7685354B_发明授权_US07685354B1 Multiple-core processor with flexible mapping of processor cores to cache banks
目标专利名称：186双处理器系统的存储器存取CN107111577B
本次调用模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其中，所述存储器被用作两个处理器针对指令和数据的公共存储器，<br>**判断结果**：未公开 | 说明书第[0031]段：“L2 cache 120 may be configured to cache instructions and data for use by cores 100.”； 第[0031]段：“...such that in the absence of conflicts, each bank may concurrently return data to a respective core 100.” | 对比文件公开了多个处理器核心（cores 100）共享一个二级缓存（L2 cache 120），该缓存用于缓存指令和数据供核心使用。这构成了多个处理器共享一个公共的存储器（缓存）用于指令和数据。然而，目标专利中的“存储器”在说明书上下文（如[0024]、[0025]段）中明确指代例如“闪存（flash memory）”这类非易失性主存储器，用于存储指令和需长期保存的数据。对比文件中的“L2 cache”是位于处理器和主存之间的高速缓冲存储器，其作用、层级和访问特性与目标专利作为指令/数据源的主存储器不同。本领域技术人员不会将“缓存”与目标专利中用作指令和数据持久化存储及获取源的“公共存储器”视为相同的技术方案。因此，该技术特征未被对比文件公开。 |
| **技术特征B**：并且两个处理器从所述存储器获取它们的指令，<br>**判断结果**：未公开 | 说明书第[0031]段：“L2 cache 120 may be configured to cache instructions and data for use by cores 100.”； 第[0041]段：“Fetch unit 202 may include logic to maintain fetch addresses... and to coordinate the retrieval of instructions from instruction cache 204...” | 对比文件公开了处理器核心（cores 100）使用L2缓存来缓存指令，并且取指单元（fetch unit 202）从指令缓存（instruction cache 204）获取指令。虽然L2缓存和指令缓存构成了存储器层次结构的一部分，但目标专利明确两个处理器从“所述存储器”（即前述公共存储器，如闪存）获取指令（参见说明书[0023]段）。对比文件没有公开处理器核心直接从作为公共存储器的L2缓存获取指令，而是通过一级指令缓存（instruction cache 204）获取。更重要的是，目标专利要解决的核心问题之一正是两个处理器**从相同的存储器中获取它们的指令**（参见说明书[0003]段）所带来的冲突管理，这与对比文件中通过多级缓存（包括私有的指令缓存）的典型处理器架构不同。因此，该技术特征未被对比文件公开。 |
| **技术特征C**：在所述第二处理器处从所述第一处理器接收将存储到所述存储器的数据，<br>**判断结果**：未公开 | 无相关描述。 | 对比文件全文描述的是多核处理器中核心对共享缓存的访问映射、配置管理、目录一致性等，没有任何内容提及一个处理器从另一个处理器接收需要存储到存储器的数据。目标专利此特征涉及两个处理器之间为进行存储操作而进行的数据传输（例如，跟踪处理器将数据传送给通用处理器进行存储，见说明书[0027]段）。对比文件未公开此数据传输步骤。 |
| **技术特征D**：由所述第二处理器禁用所述第一处理器的操作，<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及一个处理器禁用另一个处理器的操作。其涉及禁用处理器核心（cores）或缓存库（banks）是通过熔丝（fuse）或配置寄存器在制造测试或启动时静态配置的（例如，第[0064]-[0067]段），目的是标记有缺陷的单元或进行产品分级（productization），而不是在运行时由另一个处理器动态地、为了协调存储器访问而禁用另一个处理器。目标专利中禁用第一处理器是为了防止其在第二处理器存储数据时访问共享存储器，避免冲突（参见说明书[0027]段）。两者目的和机制均不同。 |
| **技术特征E**：禁用所述第二处理器的中断，<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及在处理器执行任何操作期间禁用其自身的中断。目标专利此特征是为了确保数据存储进程不被中断，是关键代码段的一部分（参见说明书[0032]段）。对比文件没有公开相关内容。 |
| **技术特征F**：由所述第二处理器将所述数据存储到所述存储器，<br>**判断结果**：未公开 | 无相关描述。 | 对比文件描述了处理器核心对L2缓存的访问（读/写），但未特定描述由“第二处理器”执行“存储”操作，尤其未描述在禁用第一处理器和自身中断的特定协调下，将来自第一处理器的数据存储到共享存储器的操作。目标专利的存储操作是在一个受控的、避免冲突的序列中进行的。对比文件未公开此特定上下文下的存储步骤。 |
| **技术特征G**：启用所述第二处理器的中断，<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及启用处理器的中断。此特征与特征E对应，是目标专利存储控制流程的一部分。对比文件未公开。 |
| **技术特征H**：以及启用所述第一处理器。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及启用一个之前被禁用的处理器。目标专利此特征是在存储完成后恢复第一处理器的操作（参见说明书[0028]、[0033]段）。对比文件未公开。 |
| **技术特征I**：还包括以下的步骤：确定所述第一处理器被禁用的时段。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及监测或确定一个处理器被禁用的时间段。目标专利此特征是为了监测禁用时间是否超过门限，以决定是否需要重置处理器（参见说明书[0028]、[0034]段）。对比文件未公开。 |
| **技术特征J**：还包括以下的步骤：如果所述时段大于门限，则执行所述第一处理器的重置。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及基于禁用时段超过门限而重置一个处理器。其提及的重置（reset）是系统启动过程的一部分（第[0075]段），或陷阱逻辑单元（TLU）处理异常事件时对线程的刷新（第[0058]段），与目标专利中为防止跟踪丢失而进行的受控重置不同。 |
| **技术特征K**：还包括以下的步骤：使用所述第二处理器，监测所述第一处理器的状态。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及一个处理器监测另一个处理器的状态。目标专利此特征是通过状态机监测第一处理器是否正常恢复（参见说明书[0031]、[0036]段）。对比文件未公开。 |
| **技术特征L**：还包括以下的步骤：如果所述第一处理器的所述状态在超过门限时间的时间内都没有发生改变，则执行对所述第一处理器的重置。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及基于状态未改变的时间门限来重置处理器。目标专利此特征是针对可能错失唤醒信号的情况（参见说明书[0036]段）。对比文件未公开。 |
| **技术特征M**：其中，所述系统是GNSS接收器，以及所述第一处理器在执行跟踪操作。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件描述的是通用的多核处理器架构，可用于计算机系统（第[0142]段），但未提及全球导航卫星系统（GNSS）接收器，也未提及任何处理器执行信号跟踪操作。目标专利此特征限定了特定的应用领域和处理器功能。 |
| **技术特征N**：其中，所述门限是50ms。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及50ms或任何类似数值的时间门限。 |
| **技术特征O**：其中，所述门限时间是2秒。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及2秒或任何类似数值的时间门限。 |
| **技术特征P**：其中，所述第一处理器和所述第二处理器处于单个集成电路封装中。<br>**判断结果**：隐含公开 | 说明书第[0031]段：“In the illustrated embodiment, processor 10 includes a plurality of processor cores 100a-h...”； 图1及全文描述表明多个处理器核心（cores）集成在单个处理器（processor 10）中。 | 对比文件明确公开了一个处理器（processor 10）包含多个处理器核心（cores 100a-h），这些核心通过交叉开关（crossbar 110）等互联，显然集成在单个集成电路（芯片）内。虽然目标专利的“第一处理器”和“第二处理器”可能指功能不同的处理器（如DSP和通用处理器），而对比文件的“cores”通常是同构的，但两者在“处于单个集成电路封装中”这一物理集成特征上是相同的。本领域技术人员能够从对比文件公开的“多核处理器”毫无疑义地得出其多个处理器核心位于单个集成电路封装内的技术方案。因此，该技术特征被直接公开。 |
| **技术特征Q**：还包括以下的步骤：在禁用所述第一处理器之前，确定所述第一处理器的稳定性，并且仅在其稳定时，才禁用所述处理器。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及在禁用任何处理器核心之前检查其稳定性。目标专利此特征是为了确保在GNSS接收器稳定的时机进行存储操作，避免性能劣化（参见说明书[0030]、[0038]段）。 |
| **技术特征R**：其中，确定所述第一处理器的所述稳定性包括：将连续位置计算的数量与门限进行比较，其中，如果连续位置计算的所述数量超过所述门限，则确定所述第一处理器是稳定的。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及位置计算、连续位置计算数量或基于此的稳定性判断。此特征与GNSS应用紧密相关，对比文件未公开。 |
| **技术特征S**：其中，确定所述第一处理器的所述稳定性包括：将自从所述处理器上一次被禁用以来的时间与门限进行比较，其中，如果所述时间大于所述门限，则确定所述第一处理器是稳定的。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及跟踪处理器上次被禁用的时间或基于此的稳定性判断。 |
| **技术特征T**：其中，确定所述第一处理器的所述稳定性包括：验证在下一调度事件之前有足够的时间来完成对所述数据的存储。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及验证在下一调度事件前是否有足够时间完成存储操作。 |
| **技术特征U**：还包括以下的步骤：向要被存储的数据分配优先级，并且以至少部分地按照所述优先级规定的顺序来存储数据。<br>**判断结果**：未公开 | 无相关描述。 | 对比文件未提及为要存储的数据分配优先级，或按优先级顺序存储数据。其涉及的核心/缓存库映射和配置管理不涉及数据存储的优先级调度。目标专利此特征用于管理不同重要性数据的存储顺序（参见说明书[0040]段）。 |
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