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1999-08-31_US5945741A_发明授权_US5945741A Semiconductor chip housing having a reinforcing plate_+++A_C_E_M_N_O_P_U_W_X_b_d_f_g_h_t_y_z+++.docx
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2000-10-27_CA2305977A_发明专利_CA2305977A1 CONNECTION METHOD AND STRUCTURE TO PRINTED CIRCUIT BOARD_+++A_B_D_F_H_P_Q_T_Z_c_g_u+++.docx
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2007-07-26_JP2007189216A_发明专利_JP2007189216A Method of manufacturing multilayer wiring board_+++A_D_H_J_K_P_Q_Z+++.docx
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2010-01-14_US2010009554A_发明申请_US20100009554A1 Microelectronic interconnect element with decreased conductor spacing_+++A_B_D_F_H_M_N_O_P_Q_T_U_Z_j_l+++.docx
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2010-01-14_WO2010005592A_发明申请_WO2010005592A2 MICROELECTRONIC INTERCONNECT ELEMENT WITH DECREASED CONDUCTOR SPACING_+++A_D_H_L_M_N_O_P_Q_T_U_Z_b_i_j+++.docx
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2010-01-19_US7649749B_发明授权_US07649749B2 Wiring substrate, semiconductor device, and method of manufacturing the same_+++A_B_D_F_P_Q_T_c_g_i_r+++.docx
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2010-06-17_US2010147560A_发明申请_US20100147560A1 WIRING BOARD AND METHOD OF MANUFACTURING THE SAME_+++A_M_N_O_P_Q_T_Y_Z_b_d_f_r_s_u_x+++.docx
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2010-06-17_WO2010067610A_发明申请_WO2010067610A1 半導体モジュール、半導体モジュールの製造方法および携帯機器_+++A_P_R_S_j_l+++.docx
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2010-06-24_JP2010141055A_发明专利_JP2010141055A Semiconductor module, method of manufacturing semiconductor module, and portable equipment_+++A_D_H_N_O_P_R_S_X_Z+++.docx
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2010-06-24_JP2010141204A_发明专利_JP2010141204A Wiring board and method of manufacturing the same_+++A_B_D_F_H_P_Q_Z_y+++.docx
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2011-03-22_US7911037B_发明授权_US07911037B1 Method and structure for creating embedded metal features_+++A_B_D_F_H_K_T_U_W_Z_c_e_f_g_h_i_j_l_m_n_p_q_r_s_y+++.docx
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2011-04-15_KR1020110039337A_发明公开_KR1020110039337A 감소된 도전체 공간을 가진 마이크로전자 상호접속 소자, 및 그것을 형성하는 방법_+++A_L_M_N_O_P_Q_T_U_X_Y_Z_b_d_f_h_j_r_w+++.docx
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2011-04-19_US7928549B_发明授权_US07928549B2 Integrated circuit devices with multi-dimensional pad structures_+++P_X_u+++.docx
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2011-10-06_US2011241203A_发明申请_US20110241203A1 SEMICONDUCTOR MODULE, METHOD FOR MANUFACTURING SEMICONDUCTOR MODULE, AND PORTABLE APPARATUS_+++A_D_P_R_S_h_z+++.docx
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2011-11-04_JP2011527830A_发明专利_JP2011527830A Microelectronic interconnect elements which the conductor gap has been reduced_+++A_B_F_P_Q_i_j_k_l_r_s+++.docx
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2012-07-19_US2012181690A_发明申请_US20120181690A1 Semiconductor Device Having Vertically Offset Bond on Trace Interconnects on Recessed and Raised Bond Fingers_+++A_B_D_P+++.docx
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2012-09-12_JP5026400B_发明专利_JP5026400B2 Wiring board and a method of manufacturing the same_+++A_P_Q_Z_b_d_h+++.docx
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2010-06-17_WO2010067610A_发明申请_WO2010067610A1 半導体モジュール、半導体モジュールの製造方法および携帯機器_+++A_P_R_S_j_l+++.docx

**对比文件名称**:2010-06-17_WO2010067610A_发明申请_WO2010067610A1 半導体モジュール、半導体モジュールの製造方法および携帯機器

**目标专利名称**:用于基板的超细间距和间隔互连 CN105493278B

**本次调用的模型名称**:DeepSeek最新版本模型

### **特征比对表格**

技术特征描述及公开性判断结果对比文件原文引用公开性论述
**技术特征A:《直接公开》**[0012]段落:“絶縁樹脂層22と、絶縁樹脂層22の一方の主表面(半導体素子搭載側)に設けられた配線層24、保護層28と、絶縁樹脂層22の他方の主表面に設けられた配線層26、保護層28、はんだボール80を備える。”对比文件明确公开了“絶縁樹脂層22”,该层是电介质层,并且具有两个主表面(一方の主表面和他方の主表面)。这与目标专利中“包括第一表面和第二表面的第一电介质层”的技术特征完全相同。在对比文件中,该电介质层作为基板(素子搭載用基板20)的主体绝缘层,作用同样是提供机械支撑和电气绝缘,与目标专利中电介质层的作用相同。因此,本领域技术人员能毫无疑义地得出该技术特征。
**技术特征B:《未公开》**[0012]段落:“配線層24は、所定パターンを有し、絶縁樹脂層22の一方の主表面に設けられている。配線層24は、銅などの導電材料により形成される。配線層24は、半導体素子30を接続するための基板電極24a(電極パッド)を含む。” 以及图1、图6所示结构。目标专利的“第一互连”是**嵌入**在第一电介质层中的**迹线**,其第一侧被电介质层围绕,第二侧至少一部分暴露。对比文件中的“基板電極24a”或“突起電極90”是**突出于**绝缘树脂层22表面的电极结构(例如图6的突起电极90),用于直接连接半导体芯片的电极。虽然绝缘树脂层22可能部分覆盖其侧面,但该电极的**主要功能是作为连接焊盘的凸点/柱体**,而非作为布线的“迹线”。其结构、形成方式(突出而非嵌入在表面内)和作用(连接接口而非水平布线)均与目标专利的“嵌入式迹线”不同。因此,对比文件既未直接公开也未隐含公开该技术特征。
**技术特征C:《未公开》**对比文件全文未提及相关内容。目标专利的“第一空腔”是穿过电介质层第一表面并到达下方嵌入式互连的凹槽,且空腔宽度与互连宽度基本相等。对比文件中完全没有描述在绝缘树脂层22中形成这种穿过其表面并到达下方导电结构的空腔。对比文件的目的是通过高而窄的电极结构来限制焊料扩散,而非在电介质中形成空腔来容纳另一互连或改变互连间距。因此,本领域技术人员无法从对比文件中得出或推理出该技术特征。
**技术特征D:《未公开》**[0012]段落:“配線層24は、所定パターンを有し、絶縁樹脂層22の一方の主表面に設けられている。”目标专利的“第二互连”是位于**第一电介质层第一表面上**的**第二迹线**。对比文件中的“配線層24”确实是形成在绝缘树脂层22一个主表面上的导电图案,可视为迹线。然而,在目标专利的上下文中,第一互连(嵌入式迹线)和第二互连(表面迹线)是位于**同一电介质层同一表面上**的两种不同互连。而对比文件的图1、图6显示,其“配線層24”与“突起電極90”位于绝缘树脂层22的**相反两侧**(配線層24在背面,突起電極90在正面)。因此,对比文件没有公开在同一电介质层的同一表面上同时存在嵌入式迹线和表面迹线。作用上,目标专利是为了在**同一平面**内实现超细间距布线组合,而对比文件是单面的电极与背面的布线。
**技术特征E:《未公开》**[0012]段落:“この銅ポスト33と基板電極24aとがはんだ70により接続されている。” 图1、图6、图12。目标专利的“第五互连”是至少部分位于第一空腔中并耦合至第一互连的一个独立互连结构。对比文件中的“はんだ70”(焊料)是用于连接基板电极(24a或90)和半导体元件电极(32)的**连接材料**,其本身并非基板上的一个独立的“互连”结构。焊料70位于电极的顶部或侧面,但对比文件中不存在目标专利所述的“空腔”结构,因此焊料不可能位于“空腔中”。此外,焊料的作用是实现芯片与基板之间的机械和电气连接,而目标专利的第五互连是基板自身布线结构的一部分。两者在结构、位置和作用上均不相同。
**技术特征F:《未公开》**同技术特征B的引用。该特征与特征B类似,要求另一个嵌入的互连(第三互连)。如特征B所述,对比文件中的电极结构是突出的,而非嵌入在电介质层表面中的迹线。因此,该特征同样未被公开。
**技术特征G:《未公开》**同技术特征C的引用。该特征与特征C类似,要求另一个空腔(第二空腔)。如特征C所述,对比文件中不存在此类空腔结构。因此,该特征同样未被公开。
**技术特征H:《未公开》**同技术特征D的引用。该特征要求在第一电介质层的第一表面上设有第四互连。如特征D所述,对比文件中与电极(第一互连类比体)位于同一表面的,是用于连接芯片的突出电极或焊料,而不是作为基板表面布线的另一互连(第四互连)。因此,该特征未被公开。
**技术特征I:《未公开》**对比文件全文未明确提及“30微米”的具体数值。目标专利明确限定第一互连与第三互连之间的横向间隔“约为30微米(μm)”。对比文件虽然总体追求电极的窄间距(例如[0003]提到“狭ピッチ化”),但其说明书中并未记载“30微米”这一具体数值。本领域技术人员无法从对比文件毫无疑义地得出或必然推理出该精确的间距数值。
**技术特征J:《隐含公开》**[0003]段落:“こうした半導体モジュールの小型化に伴い、半導体素子(半導体チップ)を配線基板に実装するための電極パッド間の狭ピッチ化が不可欠となっている。” [0007]段落:“これにより、隣接する第1の電極および第2の電極の間で短絡が生じることが抑制されるため、導電性接続部材による接続時の接続信頼性を損なうことなく、第1の電極および第2の電極の狭ピッチ化を図ることができる。”目标专利限定间隔“小于30微米”。对比文件的核心目的之一就是实现电极间的“狭ピッチ化”(窄间距)。虽然未给出具体数值,但根据说明书的教导,为了实现小型化和高密度互连,本领域技术人员在实施对比文件的技术方案时,有动机并能够将相邻电极(可类比为第一、第三互连)之间的间隔设置得尽可能小,包括使其小于当时技术下常见的间距值,例如小于30微米。这是一种合理的、符合对比文件发明目的的技术选择。因此,该特征被对比文件隐含公开。
**技术特征K:《未公开》**对比文件全文未明确提及“10微米”的具体数值。目标专利明确限定第一互连与第二互连(毗邻互连)之间的横向间隔“约为10微米(μm)”。对比文件未公开此具体数值。
**技术特征L:《隐含公开》**[0007]段落(同上)。图1、图6显示了相邻电极(基板电极/突起电极)之间存在间隔。目标专利限定间隔“小于10微米”。与特征J同理,对比文件致力于实现“狭ピッチ化”。对于基板上的相邻导电结构(例如,一个突出电极与附近另一个可能的结构,可类比为第一、第二互连),本领域技术人员基于实现高密度互连的目的,能够且容易想到将其间隔设计得非常小,包括小于10微米,以避免短路并提升密度。因此,该特征被对比文件隐含公开。
**技术特征M:《未公开》**对比文件未公开在基板表面上设置一个额外的、耦合到第一互连(嵌入式迹线)的第三互连。其连接是通过焊料70直接连接到芯片电极。目标专利要求在第一电介质层表面上还有一个耦合至第一互连的第三互连。对比文件的结构是:基板电极(类比第一互连)直接通过焊料与芯片电极连接。基板表面没有设置一个独立于该连接对之外的、额外的互连结构(第三互连)。因此,该特征未被公开。
**技术特征N:《未公开》**同技术特征M。与特征M同理,对比文件未公开在基板表面上有一个耦合至第二互连(表面迹线)的第四互连。
**技术特征O:《未公开》**[0012]段落:“配線層24は、半導体素子30を接続するための基板電極24a(電極パッド)を含む。”对比文件中的“基板電極24a”本身可被称为焊盘(電極パッド)。但目标专利中的第三、第四互连是焊盘,是基于特征M和N存在的特定结构。由于特征M和N未被公开,因此作为其进一步限定的“是焊盘”这一特征也未被公开。单独看“焊盘”这一元素虽存在于对比文件,但其所处的结构关系和上下文与目标专利不同。
**技术特征P:《直接公开》**[0002]段落:“本発明は、半導体素子が基板に実装された半導体モジュールに関する。” [0012]段落:“素子搭載用基板20”。目标专利的“封装基板”是用于承载和互连半导体芯片的基板。对比文件中的“素子搭載用基板20”正是用于搭载半导体素子(芯片)30的基板,其作用就是作为封装的一部分,为芯片提供机械支撑和电气互连。因此,该特征被直接公开。
**技术特征Q:《未公开》**对比文件主要描述了单一的绝缘树脂层22。虽然可能通过多层工艺构建,但说明书中未明确提及或强调包含“第二电介质层”作为其结构的必要组成部分。目标专利要求“进一步包括第二电介质层”。对比文件的基板核心是绝缘树脂层22,并未描述或暗示存在另一个独立的、功能性的第二电介质层。本领域技术人员不能从对比文件中直接或隐含地得出该特征。
**技术特征R:《直接公开》**[0052]段落:“携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末(PDA)、デジタルビデオカメラ(DVC)、音楽プレーヤ、及びデジタルスチルカメラ(DSC)といった電子機器であってもよい。”对比文件明确列举了其半导体模块可被纳入音乐播放器、视频播放器(デジタルビデオカメラ)、通信设备、移动设备(携帯機器)、个人数字助理(PDA)等设备中。这与目标专利的特征完全一致。因此,该特征被直接公开。
**技术特征S:《直接公开》**[0052]段落:“携帯機器として携帯電話に搭載する例を示す”。 图13、14。对比文件以附图(图13、14)和文字明确说明了其半导体模块被纳入移动电话(携帯電話)中。因此,该特征被直接公开。
**技术特征T:《未公开》**同技术特征B、F。该特征要求另一个嵌入的互连(第三互连)。如特征B、F所述,对比文件中的电极是突出结构,而非“嵌入在所述第一电介质层中”的互连。因此,该特征未被公开。
**技术特征U:《未公开》**[0012]段落:“この銅ポスト33と基板電極24aとがはんだ70により接続されている。”该特征要求“至少部分地在第三互连上的第四互连”。对比文件中,焊料70部分地位于突起电极90(可类比第三互连)上。然而,如特征E所述,目标专利的“第四互连”是一个独立的互连结构(如焊盘、柱等),而对比文件的焊料70是连接材料,并非基板上的一个独立互连元件。因此,该特征未被公开。
**技术特征V:《未公开》**[0018]段落:“突起電極90の先端(頂部面)の径および基面の径は、それぞれたとえば約45μmφおよび約60μmφである。” 图6、12。目标专利限定了横截面尺寸的大小关系。对比文件描述了突起电极90顶部直径小于基底部直径,但这描述的是同一个电极(第三互连)自身的尺寸变化。目标专利的V特征涉及的是两个不同互连(第三互连和第四互连)之间的尺寸比较。对比文件未公开与突起电极(第三互连)尺寸进行比较的另一个独立互连(第四互连)的尺寸,因此无法得出该尺寸关系。
**技术特征W:《未公开》**图12。该特征描述了第四互连的空间位置。如特征U所述,对比文件的焊料70可能部分在突起电极90上,部分在绝缘树脂层22上。但同样,焊料70不是目标专利所定义的“互连”。因此,该特征未被公开。
**技术特征X:《未公开》**同技术特征U、O。该特征限定第四互连是焊盘。如特征U所述,对比文件位于电极上的材料是焊料,不是焊盘。因此,该特征未被公开。
**技术特征Y:《未公开》**对比文件中,不同的突起电极90之间是相互独立的,并未描述它们彼此之间直接耦合连接。它们通过背面的配线层24进行可能的电连接,但这不是“第三互连耦合至第一互连”的直接描述。目标专利要求第三互连耦合至第一互连。对比文件中未明确描述不同的电极(类比第一、第三互连)之间存在直接的耦合关系。其电连接可能通过未示出的内部布线实现,但这不是直接或隐含的公开。
**技术特征Z:《未公开》**同技术特征D、H、M、N。该特征要求“第一电介质层上的第三互连”。如前述,对比文件未公开在绝缘树脂层22的与电极相同的一侧表面上,设置有独立于电极连接功能之外的额外互连结构。因此,该特征未被公开。

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