对比文件名称：2012-04-05_US2012080720A_发明申请_US20120080720A1 METHOD OF FORMING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE
目标专利名称：277具有高迁移率沟道的半导体器件CN105593985B
模型名称：深度分析模型
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：源极区和漏极区之间的高迁移率沟道《隐含公开》 | [0021] “A dopant, such as boron, is then implanted through the strained semiconductor regions 24 in the recesses 22 into the epitaxial silicon layer 24 to form source and drain regions 28.”；[0033] “The semiconductor material 124 in the recesses is chosen such that it forms strained semiconductor regions 124 in the epitaxial silicon layer 104.”；[0033] “To induce a compressive strain for PMOS devices, the lattice spacing of the semiconductor material 124 is required to be greater than the lattice spacing of the semiconductor layer 104.” | 目标专利中的“高迁移率沟道”旨在提高沟道载流子迁移率。对比文件公开了在源极区和漏极区之间的沟道区域（例如，图9中的沟道130）中，通过形成应变半导体区域（strained semiconductor regions）124来对沟道施加应变，从而提高载流子迁移率（参见[0004]、[0033]）。虽然对比文件未明确使用“高迁移率沟道”这一术语，但本领域技术人员公知，通过应变工程（如SiGe）提高沟道迁移率是半导体器件领域的常见技术手段。因此，对比文件中位于源极区和漏极区之间、用于提高沟道迁移率的应变半导体区域124，实质上公开了“高迁移率沟道”的技术方案。 |
| 技术特征B：，其中所述高迁移率沟道基本上延伸栅极的长度《隐含公开》 | [0021] “Current flows from the source region to the drain region through a channel 30 below the gate dielectric layer 10 when a voltage is applied to the gate electrode 8.”；[0033] “The semiconductor material 124 ... such that it forms strained semiconductor regions 124 in the epitaxial silicon layer 104.”；图9显示了栅极108下方的沟道区域130，且应变区域124位于沟道区两侧并对其施加应力。 | 目标专利的“基本上延伸栅极的长度”是指高迁移率沟道在栅极下方的长度大致与栅极长度相当。对比文件图9明确示出了栅极108（gate electrode）下方的沟道区域130，并且描述了对该沟道施加应变的应变半导体区域124。应变区域124的作用是影响整个栅极下方的沟道区域（channel 30/130）的载流子迁移率（参见[0021]）。因此，本领域技术人员可以理解，为提高沟道性能而引入的应变效应（由区域124产生）必然作用于栅极长度所对应的整个沟道区域，即“基本上延伸栅极的长度”。 |
| 技术特征C：以及从所述源极区或所述漏极区朝所述高迁移率沟道延伸的掺杂区《直接公开》 | [0031] “Doped regions 150 are then formed in the epitaxial silicon layer 104 through the recesses 122 such that each of the doped regions 150 extend into the epitaxial layer 104 from at least a base of the recess”；[0031] “The doped regions 150 form the current electrode regions of the semiconductor device: for MOSFET devices, these are the source and drain regions.”；图8明确示出了掺杂区150从凹槽122底部向沟道方向延伸。 | 对比文件明确公开了通过离子注入形成掺杂区150，这些区域是器件的源极区和漏极区（current electrode regions）。如图8所示，这些掺杂区150是通过凹槽122形成的，并从凹槽底部（对应于源/漏区的位置）向栅极下方的沟道区域（即高迁移率沟道所在区域）延伸。这直接对应于目标专利中“从源极区或漏极区朝高迁移率沟道延伸的掺杂区”。 |
| 技术特征D：，其中基板的一部分位于所述掺杂区和所述高迁移率沟道之间，使得所述掺杂区不与所述高迁移率沟道接触。《隐含公开》 | [0031] “Doped regions 150 are then formed in the epitaxial silicon layer 104 through the recesses 122”；[0036] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed a predetermined depth 151 below the interface between the strained semiconductor regions 124 and the epitaxial silicon layer 104.”；图9显示了掺杂区150位于外延硅层104内，而应变半导体区域124沉积在凹槽122中，两者之间存在外延硅层104的材料。 | 目标专利的核心构思之一是掺杂区与高迁移率沟道被基板材料隔开，以抑制截止态泄漏。对比文件图9及[0036]明确描述，源/漏区（掺杂区150）与外延硅层104（作为基板材料）之间的结，位于应变半导体区域124与外延硅层104界面之下一个预定深度151处。这意味着，在掺杂区150和应变半导体区域124（即高迁移率沟道材料）之间，存在一层外延硅层104的材料（基板的一部分）。这必然导致掺杂区150不与应变半导体区域124直接接触。因此，对比文件隐含公开了该特征。 |
| 技术特征E：其特征在于，所述掺杂区从所述源极区朝所述高迁移率沟道延伸。《直接公开》 | [0031] “Doped regions 150 are then formed in the epitaxial silicon layer 104 through the recesses 122 ... The doped regions 150 form the current electrode regions of the semiconductor device: for MOSFET devices, these are the source and drain regions.”；图8明确示出了在栅极两侧的凹槽中均形成了掺杂区150。 | 对比文件公开的掺杂区150是源极区和漏极区。如图8所示，在栅极108的一侧（对应于源极区）形成的凹槽122中，通过注入形成了掺杂区150，该区域从源极区位置朝栅极下方的沟道（即高迁移率沟道）延伸。这直接公开了“掺杂区从源极区朝高迁移率沟道延伸”。 |
| 技术特征F：其特征在于，所述掺杂区从所述漏极区朝所述高迁移率沟道延伸。《直接公开》 | [0031] “Doped regions 150 are then formed in the epitaxial silicon layer 104 through the recesses 122 ... The doped regions 150 form the current electrode regions of the semiconductor device: for MOSFET devices, these are the source and drain regions.”；图8明确示出了在栅极两侧的凹槽中均形成了掺杂区150。 | 同理，对比文件公开的掺杂区150是源极区和漏极区。如图8所示，在栅极108的另一侧（对应于漏极区）形成的凹槽122中，通过注入形成了掺杂区150，该区域从漏极区位置朝栅极下方的沟道（即高迁移率沟道）延伸。这直接公开了“掺杂区从漏极区朝高迁移率沟道延伸”。 |
| 技术特征G：其特征在于，进一步包括栅极，其中所述高迁移率沟道耦合到所述栅极。《直接公开》 | [0027] “A control electrode 108, which for a MOSFET device is the gate electrode, is formed over a portion of the epitaxial silicon layer 104 and formed on a gate dielectric layer 110”；[0021] “Current flows from the source region to the drain region through a channel 30 below the gate dielectric layer 10 when a voltage is applied to the gate electrode 8.” | 对比文件明确公开了MOSFET器件包括栅极（gate electrode）108和栅介质层110。沟道30/130位于栅介质层110之下，受栅极电压控制。而高迁移率沟道（应变沟道）正是该受栅极控制的沟道区域。因此，栅极必然与高迁移率沟道（通过栅介质层）耦合，以控制其导通与截止。这被直接公开。 |
| 技术特征H：其特征在于，进一步包括耦合到所述栅极的分隔件，其中所述掺杂区与所述分隔件接触。《直接公开》 | [0027] “Spacers 114 are formed on opposing sides of the gate electrode 108.”；[0031] 图8显示掺杂区150的形成位置延伸到间隔件（spacer）114下方。 | 对比文件明确公开了在栅极108两侧形成间隔件（spacer）114（[0027]）。图7-9显示，在形成凹槽122后，掺杂区150通过凹槽注入形成，并且从图示可以看出，掺杂区150横向延伸到了间隔件114的下方区域。这必然意味着掺杂区150与间隔件114在侧面接触。因此，该特征被直接公开。 |
| 技术特征I：其特征在于，所述掺杂区与所述源极区或所述漏极区接触，并且其中所述掺杂区与所述基板和分隔件接触。《直接公开》 | [0031] “The doped regions 150 form the current electrode regions of the semiconductor device: for MOSFET devices, these are the source and drain regions.”；[0031] “Doped regions 150 are then formed in the epitaxial silicon layer 104”；[0027] “Spacers 114 are formed on opposing sides of the gate electrode 108.” 结合图8-9。 | 1. 掺杂区150自身即构成器件的源极区和漏极区（[0031]），因此“与源极区或漏极区接触”是自我实现的。2. 掺杂区150形成于外延硅层104（基板）内，必然与基板接触。3. 如上所述，掺杂区150延伸至间隔件114下方，与其接触。因此，对比文件直接公开了掺杂区与源/漏区（自身）、基板以及分隔件接触的全部关系。 |
| 技术特征J：其特征在于，在所述半导体器件处于导通状态时，所述掺杂区与所述源极区或所述漏极区之间的结启用从所述源极区到所述漏极区的高迁移率载流子路径。《隐含公开》 | [0021] “the strained semiconductor regions 24 create a compressive stress in the channel 30 which changes the mobility of the carriers in the channel. As discussed above, this has the advantageous effect of increasing the drive current.”；[0004] “Strain engineering involves straining of the semiconductor crystal to increase the mobility of charge carriers in the channel” | 目标专利描述的是在导通态时，由高迁移率沟道提供载流子高速路径。对比文件的核心就是利用应变工程（通过区域124）提高沟道（channel 30/130）中的载流子迁移率，从而增加驱动电流（[0021]）。当器件导通时，电流从源极流向漏极所经过的路径正是这个被提高了迁移率的沟道。虽然对比文件未明确描述“掺杂区与源/漏区之间的结”在启用该路径中的作用，但本领域技术人员知晓，源/漏掺杂区与沟道之间的电学连接是电流路径的组成部分。在对比文件公开的通过应变提高沟道迁移率以改善导通电流的方案中，必然隐含了在导通态时，从源极经高迁移率沟道到漏极的载流子路径被启用。 |
| 技术特征K：其特征在于，在所述半导体器件处于截止状态时，所述掺杂区与所述高迁移率沟道之间的结提供用于抑制电流泄漏的阻挡层。《隐含公开》 | [0006] “A disadvantage to using the SiGe S/D stressor structure ... is that the SiGe as a material has inherently higher junction leakage than silicon”；[0023] “the inventors have recognised that in order to reduce leakage current and hence wasted power, the source and drain regions should be formed below the strained regions.”；[0036] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed a predetermined depth 151 below the interface between the strained semiconductor regions 124 and the epitaxial silicon layer 104.” | 目标专利通过在掺杂区和高迁移率沟道之间设置基板部分来抑制截止态泄漏。对比文件明确指出了将源/漏结（即掺杂区150与硅基板的结）置于应变区域（即高迁移率材料）界面之下，是减少结泄漏（junction leakage）的关键（[0023]， [0036]及图5）。虽然对比文件主要讨论的是结泄漏（junction leakage），而目标专利可能更侧重于沟道泄漏，但两者都是截止态泄漏的组成部分。对比文件公开的“将结置于应变区之下”这一结构特征，其作用正是为了抑制因使用高迁移率/应变材料而可能增加的泄漏。这与目标专利中“掺杂区与高迁移率沟道之间的结提供阻挡层”在解决“截止态泄漏”这一技术问题上的作用和构思是一致的。因此，本领域技术人员可以从对比文件公开的内容中合理推断出该结构在截止态具有抑制泄漏的作用。 |
| 技术特征L：其特征在于，所述基板的所述部分与一分隔件接触，并且其中所述基板包括硅。《直接公开》 | [0027] “an epitaxial silicon layer 104 formed on a substrate 102”；[0027] “Spacers 114 are formed on opposing sides of the gate electrode 108.”；图9显示外延硅层104与间隔件114相邻。 | 对比文件明确公开基板/外延层是硅材料（epitaxial silicon layer）。图9清楚显示，间隔件114侧面与硅外延层104接触。位于掺杂区150和高迁移率沟道（应变区124）之间的“基板的一部分”，正是这层硅外延层104，其与间隔件114接触。该特征被直接公开。 |
| 技术特征M：其特征在于，所述掺杂区不在所述栅极下延伸。《直接公开》 | 图8-9显示，掺杂区150是通过栅极两侧的凹槽122注入形成的，位于栅极108两侧的凹槽区域，而栅极正下方的沟道区域（channel）并未进行此高剂量注入。 | 从对比文件的图8和图9可以明确看出，掺杂区150（源/漏区）形成于栅极108两侧的凹槽122对应的区域，其横向延伸在间隔件下方停止，并未延伸至栅极正下方的区域。栅极正下方是轻掺杂的延伸区113和沟道区。这直接对应于目标专利的“掺杂区不在栅极下延伸”。 |
| 技术特征N：其特征在于，所述高迁移率沟道不在分隔件下延伸。《未公开》 | 图9显示，应变半导体材料124填充了整个凹槽122，而凹槽122在间隔件114下方有延伸（undercut）。 | 对比文件图9显示，用于形成应变区（高迁移率沟道材料）的凹槽122其内边缘延伸到了间隔件114的下方（undercut the outer edges of the spacers 114， [0030]）。当用半导体材料124填充该凹槽时，材料必然会填充到间隔件下方的区域。因此，应变半导体区域124（即高迁移率沟道材料）实际上是在间隔件下方延伸的。这与目标专利“高迁移率沟道不在分隔件下延伸”的技术特征相悖。对比文件没有公开，也无法隐含推导出“高迁移率沟道不在分隔件下延伸”这一具体限定。 |
| 技术特征O：其特征在于，所述基板的所述部分与所述掺杂区之间的结位于分隔件之下。《直接公开》 | [0036] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed a predetermined depth 151 below the interface...”；图9明确显示该结（掺杂区150与外延硅层104的界面）位于间隔件114的下方。 | 对比文件[0036]明确说明了源/漏区150与硅外延层104之间的结的位置。结合图9的图示可以清晰看到，该结的水平位置位于间隔件114的投影下方。这直接公开了“基板的部分与掺杂区之间的结位于分隔件之下”。 |
| 技术特征P：其特征在于，所述高迁移率沟道和所述掺杂区被集成在至少一个半导体管芯中。《直接公开》 | [0001] “This application is a divisional of U.S. patent application Ser. No. 12/296,626...”；全文描述的是集成电路制造工艺。 | 对比文件描述的是半导体器件（如MOSFET）的制造方法及其结构，这种器件显然是制造在半导体晶圆上并最终切割成半导体管芯的。本领域技术人员能够毫无疑义地确定，对比文件所公开的包含应变区域和掺杂区的器件，是集成在半导体管芯中的。这属于公知常识的直接应用。 |
| 技术特征Q：其特征在于，所述高迁移率沟道和所述掺杂区被集成到移动电话、蜂窝电话、便携式计算机、无线电装置、卫星无线电装置、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、或其组合中。《未公开》 | 对比文件未提及任何具体的终端应用产品。 | 对比文件全文仅涉及半导体器件本身的制造和结构，未提及该器件被集成到任何具体的电子设备或终端产品中。该特征属于应用领域的限定，对比文件没有提供任何相关的信息。 |
| 技术特征R：其特征在于，所述高迁移率沟道和所述掺杂区被集成到机顶盒、娱乐单元、固定位置数据单元、台式计算机、监视器、计算机监视器、电视机、调谐器、音乐播放器、数字音乐播放器、视频播放器、数字视频播放器、数字视频碟(DVD)播放器、或其组合中。《未公开》 | 对比文件未提及任何具体的终端应用产品。 | 同上。该特征属于应用领域的限定，对比文件没有提供任何相关的信息。 |
<<<C>>><<<E>>><<<F>>><<<G>>><<<H>>><<<I>>><<<L>>><<<M>>><<<O>>><<<P>>><<<a>>><<<b>>><<<d>>><<<j>>><<<k>>>