对比文件名称：2007-10-18_WO2007115585A_发明申请_WO2007115585A1 METHOD OF FORMING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE
目标专利名称：277具有高迁移率沟道的半导体器件CN105593985B
本次调用模型名称：GPT-4
特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：源极区和漏极区之间的高迁移率沟道 | [p0034] “...a semiconductor material 124 is formed in the recesses 122 such that it fills the recesses 122... The semiconductor material 124 in the recesses is chosen such that it forms strained semiconductor regions 124 in the epitaxial silicon layer 104... To induce a compressive strain for PMOS devices, the lattice spacing of the semiconductor material 124 is required to be greater than the lattice spacing of the semiconductor layer 104... The semiconductor material 124 typically includes epitaxially grown silicon and germanium and boron... the strained semiconductor regions 124 create a compressive stress in the channel 30 which changes the mobility of the carriers in the channel.” | 对比文件明确公开了在源/漏极区（150）之间形成应变半导体区域（124），该区域因晶格常数差异（如SiGe）在沟道中产生应力，从而改变（提高）沟道中载流子的迁移率。根据目标专利说明书[0007]段，高迁移率材料被添加到沟道区以提高迁移率。因此，对比文件的“应变半导体区域”即对应于目标专利的“高迁移率沟道”，且同样位于源极区和漏极区之间。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征B《隐含公开》**<br>其中所述高迁移率沟道基本上延伸栅极的长度 | [p0034] “...the strained semiconductor regions 124 create a compressive stress in the channel 30...” [p0024] “Current flows from the source region to the drain region through a channel 30 below the gate dielectric layer 10 when a voltage is applied to the gate electrode 8.” | 对比文件公开了应变区域（124）在沟道（30）中产生应力，而沟道（30）位于栅极介质层（10）下方，对应栅极（108）下方的区域。为了有效地在整个沟道长度上施加应力以提高迁移率，应变区域（124）所施加的影响必然覆盖栅极下方的整个沟道区，即应变区域的存在和作用范围与栅极长度基本对应。本领域技术人员根据对比文件公开的“在沟道中产生应力”这一作用，可以合理推断出该应变区域的影响基本上延伸了栅极的长度。因此该技术特征被隐含公开。 |
| **技术特征C《隐含公开》**<br>以及从所述源极区或所述漏极区朝所述高迁移率沟道延伸的掺杂区 | [p0033] “Doped regions 150 are then formed in the epitaxial silicon layer 104 through the recesses 122 such that each of the doped regions 150 extend into the epitaxial layer 104 from at least a base of the recess...” [p0038] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed a predetermined depth 151 below the interface between the strained semiconductor regions 124 and the epitaxial silicon layer 104.” | 对比文件公开了掺杂区（150）形成于外延硅层（104）中，并且该掺杂区（150）与源/漏区相关联（即其自身构成或部分构成源/漏区），并且其与应变半导体区域（124）的界面之间存在一个深度（151），即掺杂区（150）朝应变区域（124）的方向延伸。虽然对比文件图9显示掺杂区150位于应变区域124下方，但其“从源极区或漏极区朝高迁移率沟道延伸”这一位置关系和延伸方向是明确的。本领域技术人员可以合理推断出该技术特征。 |
| **技术特征D《直接公开》**<br>其中基板的一部分位于所述掺杂区和所述高迁移率沟道之间，使得所述掺杂区不与所述高迁移率沟道接触。 | [p0038] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed a predetermined depth 151 below the interface between the strained semiconductor regions 124 and the epitaxial silicon layer 104.” [p0032] 图9明确显示了掺杂区150与外延硅层104之间的结位于应变区域124与硅层104界面之下，即两者之间隔有外延硅层104的材料。 | 对比文件图9及相应描述明确公开了源/漏区（150）与应变半导体区域（124）之间由未掺杂的外延硅层（104）的一部分隔开，即“基板的一部分”（外延硅层104）位于掺杂区（150）和高迁移率沟道（应变区域124）之间，导致掺杂区（150）与应变区域（124）不直接接触。这与目标专利说明书[0009]段描述的“基板的一部分可位于掺杂区与高迁移率沟道之间”、“高迁移率沟道不接触...掺杂区”以及图1所示结构完全相同。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征E《隐含公开》**<br>其特征在于，所述掺杂区从所述源极区朝所述高迁移率沟道延伸。 | [p0033] “Doped regions 150 are then formed... such that each of the doped regions 150 extend into the epitaxial layer 104...” [p0038] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed... below the interface between the strained semiconductor regions 124...” | 对比文件公开了掺杂区（150）形成于外延硅层中，且从源极区（150的一部分）朝应变区域（124）延伸（通过位于其下方实现）。虽然对比文件未严格区分源极和漏极，但本领域技术人员知道MOSFET具有对称性，其中一个掺杂区对应源极，另一个对应漏极。因此，可以合理推断存在“从源极区朝高迁移率沟道延伸的掺杂区”这一情形。 |
| **技术特征F《隐含公开》**<br>其特征在于，所述掺杂区从所述漏极区朝所述高迁移率沟道延伸。 | [p0033] “Doped regions 150 are then formed... such that each of the doped regions 150 extend into the epitaxial layer 104...” [p0038] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed... below the interface between the strained semiconductor regions 124...” | 同理，基于MOSFET的对称性，对比文件公开的另一个掺杂区（150）即对应于从漏极区朝应变区域（124）延伸。本领域技术人员可以合理推断出该技术特征。 |
| **技术特征G《隐含公开》**<br>其特征在于，进一步包括栅极，其中所述高迁移率沟道耦合到所述栅极。 | [p0029] “A control electrode 108, which for a MOSFET device is the gate electrode, is formed over a portion of the epitaxial silicon layer 104 and formed on a gate dielectric layer 110...” [p0034] “...the strained semiconductor regions 124 create a compressive stress in the channel 30 which changes the mobility of the carriers in the channel.” | 对比文件明确公开了包括栅极（108）和栅介质层（110）。应变半导体区域（124）在沟道（30）中产生应力以提高载流子迁移率，而沟道（30）位于栅介质层（110）下方，受栅极（108）控制。因此，高迁移率沟道（应变区域124）通过影响沟道而与栅极产生电学上的耦合（栅极控制沟道导电性）。本领域技术人员可以合理推断出该耦合关系。 |
| **技术特征H《直接公开》**<br>其特征在于，进一步包括耦合到所述栅极的分隔件，其中所述掺杂区与所述分隔件接触。 | [p0030] “Spacers 114 are formed on opposing sides of the gate electrode 108.” [p0032] 图7-9明确显示了掺杂区150延伸至分隔件114下方并与分隔件114接触。 | 对比文件明确公开了在栅极（108）侧壁形成分隔件（114），并且从图7-9可以清晰看出，通过凹槽122形成的掺杂区（150）和应变区域（124）均延伸至分隔件（114）下方，掺杂区（150）与分隔件（114）物理接触。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征I《直接公开》**<br>其特征在于，所述掺杂区与所述源极区或所述漏极区接触，并且其中所述掺杂区与所述基板和分隔件接触。 | [p0033] “Doped regions 150 are then formed in the epitaxial silicon layer 104...” [p0038] “...the source and drain regions 150...” [p0032] 图9显示掺杂区150与作为源/漏区一部分的材料接触（即自身构成源/漏区），且位于外延硅层104（基板）中并与其接触，同时从图7-9可见其与分隔件114接触。 | 对比文件公开的掺杂区（150）本身即构成或直接形成源极区和漏极区（见[p0038]“source and drain regions 150”），因此与源/漏区实质为一体。同时，掺杂区（150）形成于外延硅层（104，即基板）中，必然与基板材料接触。此外，如上文所述，其与分隔件（114）接触。因此，该技术特征被直接公开。 |
| **技术特征J《隐含公开》**<br>其特征在于，在所述半导体器件处于导通状态时，所述掺杂区与所述源极区或所述漏极区之间的结启用从所述源极区到所述漏极区的高迁移率载流子路径。 | [p0024] “Current flows from the source region to the drain region through a channel 30...” [p0034] “...the strained semiconductor regions 124 create a compressive stress in the channel 30 which changes the mobility of the carriers in the channel.” [p0005] “Strain engineering involves straining of the semiconductor crystal to increase the mobility of charge carriers in the channel... increases the drive current” | 对比文件公开了应变区域（124）在沟道中产生应力，提高沟道中载流子的迁移率，从而增加驱动电流。在导通状态下，电流从源极区流经沟道至漏极区。因此，由掺杂区（150）形成的源/漏结与高迁移率沟道（应变区域124影响的沟道）共同作用，实现了从源到漏的高迁移率载流子路径。虽然对比文件未使用“启用...路径”的表述，但其技术效果（提高迁移率、增加电流）与之相同。本领域技术人员可以合理推断出该技术特征。 |
| **技术特征K《直接公开》**<br>其特征在于，在所述半导体器件处于截止状态时，所述掺杂区与所述高迁移率沟道之间的结提供用于抑制电流泄漏的阻挡层。 | [p0007] “A disadvantage... is that the SiGe as a material has inherently higher junction leakage than silicon...” [p0025] “...the inventors have recognised that in order to reduce leakage current... the source and drain regions should be formed below the strained regions.” [p0038] “...the junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed a predetermined depth 151 below the interface between the strained semiconductor regions 124...” | 对比文件背景技术指出SiGe等应变材料本身结泄漏较高，发明内容明确认识到为了减少泄漏电流，应将源/漏结形成在应变区域下方（见[p0025]）。其实施例（图9）通过将掺杂区（150）与应变区域（124）的界面分开（中间隔有硅层104），实现了将源/漏结置于应变材料界面之下，这直接对应于目标专利中“掺杂区与高迁移率沟道之间的结”。对比文件[p0039]段明确说明这种结构具有“减少结泄漏”的优点，这与目标专利中“提供用于抑制电流泄漏的阻挡层”的作用完全相同。因此，该技术特征被直接公开。 |
| **技术特征L《直接公开》**<br>其特征在于，所述基板的所述部分与一分隔件接触，并且其中所述基板包括硅。 | [p0029] “...epitaxial silicon layer 104...” [p0030] “Spacers 114 are formed on opposing sides of the gate electrode 108.” [p0032] 图7-9显示位于掺杂区150和应变区域124之间的外延硅层104部分，其侧壁与分隔件114相邻/接触。 | 对比文件明确公开了基板材料为外延硅层（104），即包括硅。同时，图7-9显示，位于掺杂区（150）和应变区域（124）之间的那部分硅层（104），其侧壁与分隔件（114）相邻，在制造过程中由于凹槽蚀刻，该部分硅层与分隔件存在接触关系。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征M《直接公开》**<br>其特征在于，所述掺杂区不在所述栅极下延伸。 | [p0032] 图7-9明确显示，掺杂区150位于栅极108侧壁的分隔件114下方区域，并未延伸至栅极108正下方的沟道区域。 | 对比文件的附图（图7-9）清晰表明，通过凹槽122注入形成的掺杂区（150）位于栅极（108）两侧的源/漏区，其横向范围在分隔件（114）下方止步，没有延伸至栅极（108）正下方的区域。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征N《未被公开》**<br>其特征在于，所述高迁移率沟道不在分隔件下延伸。 | [p0032] 图7-9明确显示，应变半导体区域124填充了整个凹槽122，而凹槽122的内边缘位于分隔件114下方（undercut）。因此，应变区域124延伸到了分隔件114下方。 | 对比文件明确公开了其应变半导体区域（124）填充了凹槽（122），而凹槽蚀刻时刻意设计了内边缘位于分隔件（114）下方（undercut the outer edges of the spacers 114，见[p0032]）。因此，应变区域（124）必然在分隔件（114）下方延伸。这与目标专利技术特征N所要求的“高迁移率沟道不在分隔件下延伸”正好相反。因此，该技术特征未被对比文件公开。 |
| **技术特征O《直接公开》**<br>其特征在于，所述基板的所述部分与所述掺杂区之间的结位于分隔件之下。 | [p0038] “The junction between the source and drain regions 150 and the epitaxial silicon layer 104 is formed a predetermined depth 151 below the interface...” [p0032] 图9显示该结（151）位于分隔件114下方的区域内。 | 对比文件明确公开了源/漏区（150）与外延硅层（104）之间的结（151）位于应变区域（124）界面下方。结合附图9，该结（151）明显位于分隔件（114）所覆盖的横向区域之下。因此，“基板的部分（硅层104）与掺杂区（150）之间的结位于分隔件之下”这一特征被直接公开。 |
| **技术特征P《隐含公开》**<br>其特征在于，所述高迁移率沟道和所述掺杂区被集成在至少一个半导体管芯中。 | [p0017] “The present invention will be described with reference to a semiconductor device comprising a planar silicon-based PMOS device... on an integrated circuit...” | 对比文件全文描述的是在集成电路上制造半导体器件（如PMOS器件）的方法和结构。本领域技术人员公知，通过所述制造流程最终会形成包含多个此类器件的半导体晶圆，并经切割得到半导体管芯。因此，其中包含的高迁移率沟道（应变区域124）和掺杂区（150）必然被集成在至少一个半导体管芯中。这是合理的、常规的技术推断。 |
| **技术特征Q《隐含公开》**<br>其特征在于，所述高迁移率沟道和所述掺杂区被集成到移动电话、蜂窝电话、便携式计算机、无线电装置、卫星无线电装置、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、或其组合中。 | [p0007] “A disadvantage... for general purpose or low power applications (for example, in battery operated applications such as mobile devices)...” | 对比文件在背景技术中明确指出，其要解决的技术问题（结泄漏）对于通用或低功耗应用（例如移动设备等电池供电应用）尤为重要。这强烈暗示了其发明的半导体器件旨在用于此类设备。本领域技术人员根据该教导，可以合理推断出包含所述高迁移率沟道和掺杂区的半导体器件可以被集成到所列举的各类移动/便携式电子设备中。 |
| **技术特征R《隐含公开》**<br>其特征在于，所述高迁移率沟道和所述掺杂区被集成到机顶盒、娱乐单元、固定位置数据单元、台式计算机、监视器、计算机监视器、电视机、调谐器、音乐播放器、数字音乐播放器、视频播放器、数字视频播放器、数字视频碟(DVD)播放器、或其组合中。 | 全文未明确列举这些具体设备。 | 对比文件公开的是一种提高半导体器件性能的通用技术（应变工程）。本领域技术人员知道，这种提高器件性能的技术可以广泛应用于各种需要半导体器件的电子设备中，不仅限于移动设备，也包括各种固定位置的消费电子和计算设备。虽然对比文件没有明确列举特征R中的设备，但基于该技术的通用性，将其集成到这些设备中是本领域技术人员容易想到的常规应用。因此，该技术特征被隐含公开。 |
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