对比文件名称：2013-04-11_US2013087833A_发明申请_US20130087833A1 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
目标专利名称：277具有高迁移率沟道的半导体器件CN105593985B
模型名称：DeepSeek最新版本模型
## 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：源极区和漏极区之间的高迁移率沟道《直接公开》 | [0010] "a channel layer epitaxially grown in the substrate, ... and source/drain areas on both sides of the channel layer in the substrate, characterized in that the carrier mobility of the channel layer is higher than that of the substrate." <br> [0027] "source/drain areas ... in the substrate 10 on both sides of the pseudo gate stack structure 20." <br> [0040] "comprising a substrate 10, a channel layer 60 in the substrate 10, ... and source/drain areas (11/12) on both sides of the channel layer 60 in the substrate 10, wherein the carrier mobility of the channel layer 60 is higher than that of the substrate 10." | 对比文件明确公开了在衬底中形成的高迁移率通道层（channel layer 60），其载流子迁移率高于衬底，并且该通道层位于源极/漏极区（11/12）之间。这与目标专利特征A“源极区和漏极区之间的高迁移率沟道”的技术方案相同。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：，其中所述高迁移率沟道基本上延伸栅极的长度《隐含公开》 | [0010] "a gate stack structure on the channel layer" <br> [0020] "performing deposition in the gate trench to form a gate stack structure." <br> [0035] "a gate stack structure 70 is formed in the gate trench 23." <br> [0036] "The gate insulating layer 71 is deposited in the gate trench 23 ... to cover the upper surface of the cladding layer 63..." | 对比文件公开了在通道层（channel layer 60）上方形成栅极堆叠结构（gate stack structure 70），栅极绝缘层71覆盖在通道层上方的上表面。本领域技术人员根据栅极堆叠形成在通道层之上这一位置关系，结合半导体器件栅极与沟道的基本对应关系，能够毫无疑义地推断出，为了形成有效的导电沟道，该高迁移率通道层必然在栅极下方的区域延伸，并且其延伸长度基本上由栅极的长度决定，以满足器件功能。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C**：以及从所述源极区或所述漏极区朝所述高迁移率沟道延伸的掺杂区《直接公开》 | [0012] "each of the source/drain areas comprises a source/drain extension area and a source/drain heavily-doped area." <br> [0027] "A first source/drain ion implantation is performed ... to form lightly-doped, shallow pn-junction source/drain extension areas 11 (i.e., LDD structures) in the substrate 10 on both sides of the pseudo gate stack structure 20. ... A second source/drain ion implantation is performed ... to form heavily-doped deep pn-junction source/drain heavily-doped areas 12 in the substrate 10 on both sides of the gate spacer 30. The source/drain extension areas 11 and the source/drain heavily-doped areas 12 constitute the source/drain areas..." | 对比文件明确公开了源极/漏极区包括源极/漏极延伸区（extension area 11）和源极/漏极重掺杂区（heavily-doped area 12）。其中，延伸区11是使用伪栅极堆叠结构20作为掩模通过离子注入形成的轻掺杂浅结区，位于源/漏区靠近沟道的部分，其作用之一即是向沟道方向延伸。因此，该延伸区11即为从源极区或漏极区朝沟道方向延伸的掺杂区。这与目标专利特征C的技术方案相同。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：，其中基板的一部分位于所述掺杂区和所述高迁移率沟道之间，使得所述掺杂区不与所述高迁移率沟道接触。《隐含公开》 | [0027] "source/drain extension areas 11 ... in the substrate 10 on both sides of the pseudo gate stack structure 20." <br> [0034] "the channel layer 60 is selectively and epitaxially deposited in the channel region trench 13." <br> [0034] "the channel layer 60 comprises Ge, ... The epitaxial deposition ... is preferred as low temperature deposition ... to make the channel layer 60 be deposited only within the channel region trench 13, instead of being on the ILD 50." <br> [0040] "a channel layer 60 in the substrate 10" | 对比文件公开了源极/漏极延伸区（掺杂区）11形成在衬底10中。高迁移率通道层60通过选择性外延生长在通道区域沟槽13中。沟槽13是通过蚀刻去除伪栅堆叠下方的衬底部分形成的（见图7及对应描述）。因此，通道层60被限制在沟槽13内，而源/漏延伸区11位于沟槽13两侧的原始衬底材料中。本领域技术人员可以合理推断，在沟槽13的侧壁与延伸区11之间，必然存在未被蚀刻掉的衬底10的材料（即基板的一部分），从而将掺杂区（延伸区11）与高迁移率沟道（通道层60）隔开，使得两者不直接接触。这一结构符合目标专利为了减少截止态泄漏的目的。因此，技术特征D被对比文件隐含公开。 |
| **技术特征E**：其特征在于，所述掺杂区从所述源极区朝所述高迁移率沟道延伸。《直接公开》 | [0027] "source/drain extension areas 11 ... in the substrate 10 on both sides of the pseudo gate stack structure 20." | 对比文件公开的源极/漏极延伸区11位于伪栅堆叠结构20的两侧。对于源极区而言，其包含的延伸区11自然是从源极区朝伪栅堆叠（即未来沟道区）方向延伸。在后续形成高迁移率通道层60后，该延伸区即是从源极区朝高迁移率沟道延伸。这与目标专利特征E的技术方案相同。因此，技术特征E被对比文件直接公开。 |
| **技术特征F**：其特征在于，所述掺杂区从所述漏极区朝所述高迁移率沟道延伸。《直接公开》 | [0027] "source/drain extension areas 11 ... in the substrate 10 on both sides of the pseudo gate stack structure 20." | 同理，对于漏极区而言，其包含的延伸区11是从漏极区朝伪栅堆叠（即未来沟道区）方向延伸。在后续形成高迁移率通道层60后，该延伸区即是从漏极区朝高迁移率沟道延伸。这与目标专利特征F的技术方案相同。因此，技术特征F被对比文件直接公开。 |
| **技术特征G**：其特征在于，进一步包括栅极，其中所述高迁移率沟道耦合到所述栅极。《直接公开》 | [0010] "a gate stack structure on the channel layer" <br> [0035] "a gate stack structure 70 is formed in the gate trench 23. First, a gate insulating layer 71 is deposited in the gate trench 23 ... to cover the upper surface of the cladding layer 63..." <br> [0040] "a gate stack structure 70 on the channel layer 60" | 对比文件明确公开了在通道层（高迁移率沟道）60上方形成栅极堆叠结构70，并且栅极绝缘层71覆盖在通道层的上表面（cladding layer 63）。这表明栅极通过栅极绝缘层与高迁移率沟道接触，即耦合。这与目标专利特征G的技术方案相同。因此，技术特征G被对比文件直接公开。 |
| **技术特征H**：其特征在于，进一步包括耦合到所述栅极的分隔件，其中所述掺杂区与所述分隔件接触。《隐含公开》 | [0027] "gate spacers 30 on the substrate 10 on both sides of the pseudo gate stack structure 20." <br> [0040] "Gate spacers 30 are further provided on the substrate 10 on both sides of the gate stack structure 70." | 对比文件公开了栅极间隔物（spacers）30形成在伪栅极堆叠结构20（及后续的栅极堆叠结构70）的两侧。源极/漏极延伸区11是使用伪栅极堆叠结构20作为掩模通过离子注入形成的，因此其横向边界由伪栅极堆叠结构20的边缘定义，而栅极间隔物30随后形成在伪栅堆叠的侧壁上。本领域技术人员可以合理推断，在离子注入后形成的掺杂区（延伸区11）的边界，与栅极间隔物30的内侧壁是邻接或接触的，这是LDD（轻掺杂漏）结构的典型特征。因此，技术特征H被对比文件隐含公开。 |
| **技术特征I**：其特征在于，所述掺杂区与所述源极区或所述漏极区接触，并且其中所述掺杂区与所述基板和分隔件接触。《隐含公开》 | [0012] "each of the source/drain areas comprises a source/drain extension area and a source/drain heavily-doped area." <br> [0027] "source/drain extension areas 11 ... in the substrate 10 ... The source/drain extension areas 11 and the source/drain heavily-doped areas 12 constitute the source/drain areas..." <br> [0027] "gate spacers 30 on the substrate 10 on both sides of the pseudo gate stack structure 20." | 对比文件公开源极/漏极区由延伸区11和重掺杂区12构成。延伸区11是源极/漏极区的一部分，因此其与重掺杂区12（代表源极区或漏极区的主体部分）自然是接触的。同时，延伸区11通过离子注入形成在衬底10中，因此与衬底（基板）接触。根据特征H的推论，延伸区11也与栅极间隔物30接触。因此，本领域技术人员可以合理推断出技术特征I所描述的全部接触关系。因此，技术特征I被对比文件隐含公开。 |
| **技术特征J**：其特征在于，在所述半导体器件处于导通状态时，所述掺杂区与所述源极区或所述漏极区之间的结启用从所述源极区到所述漏极区的高迁移率载流子路径。《隐含公开》 | [0002] "enhancing the carrier mobility of channel becomes a very important technique." <br> [0008] "to further improve the carrier mobility in a channel region so as to improve the electrical performance" <br> [0040] "forming the device channel region by filling the trench with epitaxial high-mobility materials ... can enhance the carrier mobility in the channel region, thereby the device response speed is substantially improved" | 对比文件的核心目的就是通过高迁移率材料（如Ge）形成通道层来提高载流子迁移率，从而提升器件性能（如响应速度）。本领域技术人员公知，在MOSFET导通时，源极和漏极之间的导电沟道在栅极下方形成。当沟道由高迁移率材料构成时，自然形成“高迁移率载流子路径”。而掺杂区（延伸区）作为源/漏区与沟道区的连接部分，其与源/漏区之间的结是载流子进入高迁移率沟道的入口。因此，虽然对比文件未明确描述导通时的具体电学行为，但基于其公开的高迁移率沟道结构及其提升性能的目的，本领域技术人员能够合理推断出，在导通状态下，该结构必然启用从源极到漏极的高迁移率载流子路径。因此，技术特征J被对比文件隐含公开。 |
| **技术特征K**：其特征在于，在所述半导体器件处于截止状态时，所述掺杂区与所述高迁移率沟道之间的结提供用于抑制电流泄漏的阻挡层。《隐含公开》 | [0006] "Actually, it is enough to improve the device response speed by increasing the carrier mobility in the channel region only, and the process cost will be unnecessarily increased if the source/drain areas also adopt non-Si materials." <br> 结合特征D的论述。 | 对比文件强调了仅在沟道区使用高迁移率材料，而源/漏区仍使用传统材料（如Si），以节省成本并便于工艺集成。这暗示了高迁移率沟道与源/漏区在材料上是分离的。结合特征D的推论，基板的一部分位于掺杂区和高迁移率沟道之间。本领域技术人员知晓，高迁移率材料（如Ge）的带隙通常较小，若其与源/漏掺杂区直接接触，在截止态可能产生较大的结泄漏电流。通过在两者之间设置一层不同的材料（如Si衬底），可以形成一个异质结或势垒，有助于抑制泄漏电流。虽然对比文件未明确提及“抑制泄漏”，但其采用的结构（分离的沟道与源/漏材料）客观上起到了这一作用，本领域技术人员可以基于半导体物理知识合理推断出该结构能提供抑制泄漏的阻挡层功能。因此，技术特征K被对比文件隐含公开。 |
| **技术特征L**：其特征在于，所述基板的所述部分与一分隔件接触，并且其中所述基板包括硅。《直接公开》 | [0026] "A substrate containing silicon, i.e., bulk Si, SOI or SiGe is preferred in the present invention." <br> [0027] "gate spacers 30 on the substrate 10 on both sides of the pseudo gate stack structure 20." | 对比文件明确指出衬底10优选包含硅（Si）。同时，栅极间隔物30形成在衬底10上。因此，衬底（基板）与分隔件（栅极间隔物）接触，并且衬底包含硅。这与目标专利特征L的技术方案相同。因此，技术特征L被对比文件直接公开。 |
| **技术特征M**：其特征在于，所述掺杂区不在所述栅极下延伸。《隐含公开》 | [0027] "A first source/drain ion implantation is performed by taking the pseudo gate stack structure 20 as a mask to form ... source/drain extension areas 11 ... in the substrate 10 on both sides of the pseudo gate stack structure 20." | 对比文件公开源极/漏极延伸区11是使用伪栅极堆叠结构20作为掩模通过离子注入形成的。这意味着掺杂离子无法穿透伪栅堆叠，因此形成的掺杂区（延伸区11）位于伪栅堆叠结构20的两侧，而不在其正下方延伸。在后续的“栅极最后”工艺中，伪栅堆叠被移除并由最终栅极堆叠70替换，其位置基本对应。因此，本领域技术人员可以合理推断，最终的掺杂区（延伸区11）也不在最终的栅极（栅极堆叠70）下方延伸。因此，技术特征M被对比文件隐含公开。 |
| **技术特征N**：其特征在于，所述高迁移率沟道不在分隔件下延伸。《隐含公开》 | [0034] "the channel layer 60 is selectively and epitaxially deposited in the channel region trench 13." <br> [0034] "the deposition ... to make the channel layer 60 be deposited only within the channel region trench 13" <br> 附图7-8及对应描述。 | 对比文件公开通道层60通过选择性外延生长在通道区域沟槽13中。沟槽13是通过蚀刻去除伪栅堆叠结构20下方的衬底部分形成的（见图7）。从图7-8的示意图及描述可知，沟槽13（以及其中生长的通道层60）位于伪栅堆叠结构20（其位置对应未来栅极沟槽23）正下方的区域。而栅极间隔物30形成在伪栅堆叠结构20的侧壁上，位于沟槽13/通道层60区域的两侧上方。本领域技术人员根据外延生长的选择性（只在暴露的硅表面生长）以及器件结构常识，可以合理推断，高迁移率通道层60主要填充在栅极下方的沟槽内，不会向外横向生长到位于侧壁上方的栅极间隔物30的正下方区域。因此，技术特征N被对比文件隐含公开。 |
| **技术特征O**：其特征在于，所述基板的所述部分与所述掺杂区之间的结位于分隔件之下。《直接公开》 | [0027] "A first source/drain ion implantation is performed by taking the pseudo gate stack structure 20 as a mask to form lightly-doped, shallow pn-junction source/drain extension areas 11 ..." <br> [0027] "gate spacers 30 on the substrate 10 on both sides of the pseudo gate stack structure 20." | 对比文件明确记载，源极/漏极延伸区11（即掺杂区）是使用伪栅极堆叠结构20作为掩模进行离子注入形成的浅pn结。而栅极间隔物30是随后在伪栅堆叠结构20的侧壁上形成的。因此，该掺杂区（延伸区11）与衬底10之间的pn结，其横向位置由伪栅堆叠结构20的边缘定义，必然位于后续形成的栅极间隔物30的下方或内侧。这与目标专利特征O的技术方案相同。因此，技术特征O被对比文件直接公开。 |
| **技术特征P**：其特征在于，所述高迁移率沟道和所述掺杂区被集成在至少一个半导体管芯中。《隐含公开》 | 全文描述了一种半导体器件（如MOSFET）的制造方法。 | 对比文件全文描述的是一个具体的半导体器件（MOSFET）及其制造工艺。本领域技术人员知晓，根据此类工艺制造出的器件结构，最终会被制作在半导体晶圆上，并经过切割成为独立的半导体管芯。因此，其中所包含的高迁移率沟道（通道层60）和掺杂区（延伸区11）自然被集成在至少一个半导体管芯中。这是半导体制造领域的公知常识和必然结果。因此，技术特征P被对比文件隐含公开。 |
| **技术特征Q**：其特征在于，所述高迁移率沟道和所述掺杂区被集成到移动电话、蜂窝电话、便携式计算机、无线电装置、卫星无线电装置、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、或其组合中。《隐含公开》 | 无直接对应描述。 | 对比文件没有明确提及将该半导体器件集成到任何具体的终端产品中。然而，对比文件公开的是一种用于提高性能的MOSFET器件，其属于集成电路的基本构件。本领域技术人员公知，此类高性能晶体管可被广泛应用于各种电子设备，包括但不限于目标专利所列出的移动电话、便携式计算机等通信和计算设备。将半导体器件集成到这些设备中是本领域的常规应用。因此，技术特征Q被对比文件隐含公开。 |
| **技术特征R**：其特征在于，所述高迁移率沟道和所述掺杂区被集成到机顶盒、娱乐单元、固定位置数据单元、台式计算机、监视器、计算机监视器、电视机、调谐器、音乐播放器、数字音乐播放器、视频播放器、数字视频播放器、数字视频碟(DVD)播放器、或其组合中。《隐含公开》 | 无直接对应描述。 | 同理，对比文件未明确提及集成到这些具体设备。但基于同样的理由，对比文件公开的高性能MOSFET器件作为通用半导体元件，可以被集成到各种固定或家用的电子设备中，例如目标专利所列出的机顶盒、电视机、台式计算机等。这是本领域技术人员基于公知常识能够合理推断出的常规应用。因此，技术特征R被对比文件隐含公开。 |
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