对比文件名称：US2005218953A1_Description_20260318_1941
目标专利名称：339高效N阶乘差分信令端接网络CN105009533B
模型名称：DeepSeek
根据对目标专利说明书和对比文件的详细分析，现创建特征比对表格如下：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：n个电阻元件，其中所述n个电阻元件中的每一个电阻元件的第一端一起在公共节点处耦合到所述n个电阻元件中的每一个其他电阻元件的第一端，其中n是整数值并且n个导体被用来传送多个差分信号 《未公开》 | 对比文件中未找到电阻元件以所述星形或四面体网络方式在公共节点耦合的结构，也未提及用于传送差分信号的n个导体。 | 对比文件US2005218953A1涉及可编程时钟延迟电路，其核心是通过控制上拉/下拉路径中的晶体管来选择性延迟时钟信号的边沿。其电路结构（如图3、5所示）包括逻辑门和晶体管构成的路径，这些路径用于形成延迟，而不是目标专利中所述的、所有电阻一端共接于一点以构建差分信令端接网络的电阻元件。对比文件既未公开所述电阻元件的特定连接拓扑，也未公开其用于差分信号传输的目的。因此，技术特征A未被对比文件直接或隐含公开。 |
| 技术特征B：多个差分信号驱动器，每一差分信号驱动器包括正端子驱动器和负端子驱动器， 《未公开》 | 对比文件中未找到“差分信号驱动器”或“正端子驱动器”、“负端子驱动器”的表述或相应结构。 | 对比文件中的“delay circuit”（延迟电路，如图3的300，图5的500）用于接收参考时钟信号并输出延迟后的时钟信号。其功能是时序调整，而非驱动差分信号。其内部结构（如时钟使能电路305/505、上拉路径340/350、下拉路径345/355）是用于实现可编程延迟的逻辑和晶体管开关组合，并非目标专利中定义的、用于提供具有幅值和方向的电流以传输差分信息的“正/负端子驱动器”。因此，技术特征B未被对比文件直接或隐含公开。 |
| 技术特征C：其中对于每一差分信号驱动器，所述正端子驱动器和所述负端子驱动器分别耦合至第一电阻元件和第二电阻元件的配对， 《未公开》 | 对比文件中未找到驱动器端子与电阻元件配对的连接关系。 | 如前述，对比文件不存在“正/负端子驱动器”和所述特定连接关系的“电阻元件”。其电路中的晶体管（如T1, T2, T3, T4-T7, T8-T11）作为开关元件，与电源VCC或地之间形成上拉或下拉路径，这些路径用于控制节点335的充放电速度以实现延迟，其目的和连接方式均不同于目标专利中驱动器端子与端接电阻的特定配对连接。因此，技术特征C未被对比文件直接或隐含公开。 |
| 技术特征D：其中所述正端子驱动器耦合到所述配对的第一电阻元件的第二端，而所述负端子驱动器耦合到所述配对的第二电阻元件的第二端， 《未公开》 | 对比文件中未找到该具体的连接关系。 | 由于对比文件缺乏技术特征B和C所对应的基础结构，因此该更具体的连接关系也无从谈起。对比文件中不存在目标专利所述的、在星形或四面体电阻网络拓扑中，驱动器端子与电阻第二端之间的这种特定连接。因此，技术特征D未被对比文件直接或隐含公开。 |
| 技术特征E：其中所述n个电阻元件中的每一个电阻元件连接至所述多个差分信号驱动器中的两个或更多个差分信号驱动器， 《未公开》 | 对比文件中未找到每个电阻元件连接到多个驱动器的结构。 | 对比文件中的上拉路径350或下拉路径355由多个并联的PMOS或NMOS晶体管（T4-T7或T8-T11）构成，每个晶体管的导通状态受独立的解码逻辑控制。这些晶体管路径用于共同作用，控制同一个节点（节点335）的延迟。这不同于目标专利中每个独立的“电阻元件”作为共享元件，被“两个或更多个差分信号驱动器”所共用，以形成电流回路的结构。对比文件的电路路径之间是并联关系，服务于同一个延迟输出，而非多个独立驱动器共享电阻网络。因此，技术特征E未被对比文件直接或隐含公开。 |
| 技术特征F：并且其中所述多个差分信号驱动器中的每个差分信号驱动器连接到所述n个电阻元件中的第一电阻元件和第二电阻元件的不同配对， 《未公开》 | 对比文件中未找到该连接关系。 | 该特征描述了目标专利N阶乘端接网络的核心互联拓扑，例如在四面体网络中，每个差分驱动器连接两个不同的顶点（电阻）。对比文件的延迟电路是独立的功能单元，其内部晶体管路径并不构成这种多个驱动器通过电阻网络两两互联的拓扑结构。因此，技术特征F未被对比文件直接或隐含公开。 |
| 技术特征G：其中所述正端子驱动器和所述负端子驱动器能分开且独立地切换以提供具有幅值和方向的电流。 《未公开》 | 对比文件中描述了晶体管可以独立控制以选择延迟量。例如，图3中，通过输入FD0、FD1控制晶体管T4-T7的导通，通过RD0、RD1控制晶体管T8-T11的导通。[0030]段 | 对比文件公开了晶体管可以被独立地切换（导通或关断），但其目的是改变上拉或下拉路径的等效电阻，从而调整时钟信号边沿的延迟时间。这属于时序控制领域。而目标专利中“分开且独立地切换”是为了使“正端子驱动器”和“负端子驱动器”能够提供具有特定“幅值和方向”的电流，以在电阻网络上合成代表不同码元的差分电压，这属于差分信号调制领域。两者虽然都具有“独立切换”的动作，但所控制的对象、实现的技术目的和产生的技术效果均不相同。本领域技术人员无法从对比文件的时钟延迟控制中，毫无疑义地得出或合理推断出用于差分信令电流驱动的独立切换方案。因此，技术特征G未被对比文件直接或隐含公开。 |
| 技术特征H：其特征在于，所有电阻元件都具有相同的电阻值。 《未公开》 | 对比文件未明确提及上拉/下拉路径中晶体管所呈现的等效电阻值是否相同。 | 对比文件中的上拉路径350和下拉路径355由多个并联的晶体管构成，其等效电阻取决于导通的晶体管数量及每个晶体管的尺寸（导通电阻）。文件并未说明这些晶体管被设计为具有相同的导通电阻，也未提及所有路径的等效电阻相同。相反，通过选择不同尺寸的晶体管，可以实现线性或非线性的延迟增量（参见[0030]段）。因此，对比文件既未直接公开也未隐含公开所有“电阻元件”（或等效元件）具有相同电阻值。技术特征H未被公开。 |
| 技术特征I：其特征在于，在所述多个差分信号的传输循环期间，所述n个电阻元件中的每一个具有与其他电阻元件不同的幅值和/或方向的电流。 《未公开》 | 对比文件中未涉及差分信号的传输循环，也未描述电阻元件上具有不同幅值/方向的电流分配。 | 该特征是目标专利N阶乘差分信令的工作原理之一，即为了获得非零电压差分和n!个状态，在每个传输周期内，每个端接电阻上的净电流必须互不相同。对比文件的电路工作在时钟延迟场景，其晶体管路径上的电流是为了对节点电容充放电以产生延迟，并不涉及在多个电阻元件上分配具有特定幅值和方向的电流以编码信息的概念。因此，技术特征I未被对比文件直接或隐含公开。 |
| 技术特征J：其特征在于，在传输循环期间耦合到所述n个电阻元件的所述多个差分信号的组合具有非零电压差分。 《未公开》 | 对比文件中未涉及“差分信号”、“非零电压差分”或此类组合的概念。 | 目标专利的“非零电压差分”是确保信号可解码的关键条件，是N阶乘信令方案的结果。对比文件处理的是单端时钟信号的延迟，其输出是相对于输入参考时钟的延迟版本，不涉及差分电压的生成与组合判断。因此，技术特征J未被对比文件直接或隐含公开。 |
| 技术特征K：其特征在于，n＝>3。 《未公开》 | 对比文件中可能使用了多个晶体管路径（例如3条上拉路径，3条下拉路径），但这与导体数量n无关。 | 目标专利中的“n”特指用于传送差分信号的导体数量，且n>=3是构建星形/四面体及以上维度端接网络的前提。对比文件中晶体管路径的数量（如3条）是用于实现多档位延迟的可编程性，与信号传输导体的数量毫无关联。本领域技术人员无法从对比文件中推断出与导体数量相关的n>=3这一特征。因此，技术特征K未被公开。 |
| 技术特征L：其特征在于，所述多个差分信号是从原始码元子集生成的，所述原始码元子集选自多个可能原始码元，所述原始码元子集等于在所述端接网络电路处生成非零电压差分的n！个状态。 《未公开》 | 对比文件中未提及“原始码元”、“n!个状态”或基于非零电压差分生成信号子集的概念。 | 该特征描述了目标专利特有的编码原理和状态数量。对比文件涉及的是时钟延迟的微调，以寻找关键路径并提高时钟频率，其输入是延迟控制信号（FD0/FD1， RD0/RD1），输出是延迟后的时钟，不存在从原始码元到差分信号的编码过程，更不涉及n!个有效状态的理论。因此，技术特征L未被对比文件直接或隐含公开。 |
| 技术特征M：其特征在于，所述正端子驱动器和所述负端子驱动器之一被选择性地关闭以消除跨电阻元件的电流抵消。 《未公开》 | 对比文件中描述了晶体管可以被选择性地关闭（不导通），例如通过设置[FD0,FD1]=[1,1]使所有上拉路径不导通（[0031]段）。 | 对比文件公开了“选择性地关闭”开关元件（晶体管）这一动作。然而，其关闭某些晶体管的目的为了增加上拉/下拉路径的电阻，从而增大时钟边沿的延迟，属于时序调节。而目标专利中选择性关闭端子驱动器的目的，是为了消除端接网络内部不同驱动器之间存在的、不承载信息的抵消电流，从而提高功率效率。两者虽然都涉及“选择性关闭”，但所要解决的技术问题（时序调整 vs. 功耗优化）、应用的技术领域（时钟网络 vs. 差分信令网络）以及所起的作用（调节延迟时间 vs. 消除无效电流路径）完全不同。本领域技术人员无法从对比文件的延迟控制技术中，合理推断出将其用于解决差分信令端接网络中电流抵消问题的方案。因此，技术特征M未被对比文件直接或隐含公开。 |
| 技术特征N：其特征在于，所述多个差分信号驱动器之间的电路径只经过所述n个电阻元件以及所述公共节点。 《未公开》 | 对比文件中未公开此种电路径限制。 | 该特征限定了目标专利端接网络中驱动器之间互联的唯一路径，这是其星形网络拓扑的必然结果。对比文件的延迟电路是独立单元，其内部路径包括逻辑门（如NAND L1， Inverter L2）和晶体管，驱动器（延迟电路）之间不存在仅通过公共电阻节点互联的关系。因此，技术特征N未被对比文件直接或隐含公开。 |
| 技术特征O：其特征在于，对于n＝3个导体，使用3个差分信号驱动器以及2个差分电压电平来在每循环传送6个状态。 《未公开》 | 对比文件中未公开该具体配置和参数。 | 这是目标专利对于n=3时的具体实施方式的量化描述。对比文件完全没有涉及差分信令、导体数量、差分驱动器数量、差分电压电平以及每循环传送状态数这些概念和具体数值。因此，技术特征O未被对比文件直接或隐含公开。 |
| 技术特征P：其特征在于，对于n＝4个导体，使用6个差分信号驱动器以及3个差分电压电平来在每循环传送24个状态。 《未公开》 | 对比文件中未公开该具体配置和参数。 | 同特征O，这是目标专利对于n=4时的具体实施方式的量化描述。对比文件完全没有涉及这些概念和具体数值。因此，技术特征P未被对比文件直接或隐含公开。 |
| 技术特征Q：其特征在于，对于n＝5个导体，使用10个差分信号驱动器以及4个差分电压电平来在每循环传送120个状态。 《未公开》 | 对比文件中未公开该具体配置和参数。 | 同特征O，这是目标专利对于n=5时的具体实施方式的量化描述。对比文件完全没有涉及这些概念和具体数值。因此，技术特征Q未被对比文件直接或隐含公开。 |
| 技术特征R：其特征在于，对于n＝6个导体，使用15个差分信号驱动器以及5个差分电压电平来在每循环传送720个状态。 《未公开》 | 对比文件中未公开该具体配置和参数。 | 同特征O，这是目标专利对于n=6时的具体实施方式的量化描述。对比文件完全没有涉及这些概念和具体数值。因此，技术特征R未被对比文件直接或隐含公开。 |
| 技术特征S：其特征在于，每一个正端子驱动器以及每一个负端子驱动器包括多个可切换电路，每一可切换电路独立于同一正/负端子驱动器中的其他可切换电路来控制。 《隐含公开》 | 对比文件图3中，上拉路径350包括三个并联的支路（由晶体管T4-T7构成），每个支路可以被输入FD0、FD1通过解码逻辑（L3-L6）独立地控制其导通与否。同样，下拉路径355包括三个并联的支路（由晶体管T8-T11构成），每个支路可以被输入RD0、RD1通过解码逻辑（L7-L9）独立地控制。[0027]-[0029]段 | 对比文件公开了在“上拉路径”和“下拉路径”中，包含了多个并联的支路（即可切换电路），并且每个支路可以通过独立的控制信号（经解码后）被选择性地导通或关断。虽然对比文件中这些路径属于时钟延迟电路的一部分，而目标专利中属于“正/负端子驱动器”，但就“包括多个可切换电路，且每个可切换电路可独立控制”这一结构特征而言，两者是相似的。根据宽松的隐含公开判断标准，本领域技术人员有可能从对比文件的可编程延迟路径结构中，推理出在驱动器中使用类似的多路独立可控开关电路的结构。因此，技术特征S被对比文件隐含公开。 |
| 技术特征T：其特征在于，每一可切换电路包括导致电流流出相应的正/负端子驱动器的第一开关、以及导致电流流入相应的正/负端子驱动器的第二开关。 《隐含公开》 | 对比文件图3中，每个上拉支路（如包含T4的路径）包含一个PMOS晶体管，当其导通时，电流从VCC通过该晶体管流向节点335（对于上拉路径，可视为电流从电源“流出”经过开关到达节点）；每个下拉支路（如包含T8的路径）包含一个NMOS晶体管，当其导通时，电流从节点335通过该晶体管流向地（对于下拉路径，可视为电流从节点“流入”地经过开关）。虽然这些开关是单极性的，但上拉和下拉路径共同提供了使电流双向流动的能力。[0027]-[0029]段 | 对比文件的上拉路径开关（PMOS）控制电流流向电路节点（类比“流出”），下拉路径开关（NMOS）控制电流从电路节点流出（类比“流入”）。虽然目标专利的“第一开关”和“第二开关”可能集成在一个可切换电路内以实现双向电流控制，而对比文件中上拉和下拉开关分属不同路径组，但从广义的“开关控制电流方向”功能来看，对比文件公开了实现电流流出和流入的开关元件。根据宽松的隐含公开判断标准，本领域技术人员有可能从对比文件的电路结构中推断出使用开关控制电流方向的概念。因此，技术特征T被对比文件隐含公开。 |
| 技术特征U：其特征在于，所述多个可切换电路包括提供去往/来自相应端子的第一电流的第一可切换电路以及提供去往/来自相应端子的第二电流的第二可切换电路。 《隐含公开》 | 对比文件图3中，上拉路径350包含多个并联的支路（可切换电路），每个支路当被选中导通时，提供一条从VCC到节点335的电流路径。通过选择导通不同数量的支路，可以改变总的等效上拉电阻，从而影响充电电流的幅值（在相同电压下）。[0027], [0031]段 | 对比文件公开了多个并联的可切换电路（上拉支路或下拉支路），它们可以被选择以提供电流路径。虽然对比文件中这些电路的作用是调节延迟而非直接提供特定幅值的驱动电流，但“多个可切换电路提供电流路径”这一基本结构是存在的。根据宽松的隐含公开标准，本领域技术人员有可能从对比文件中推断出使用多个可切换电路来提供（或影响）电流的方案。因此，技术特征U被对比文件隐含公开。 |
| 技术特征V：其特征在于，所述第二电流具有与所述第一电流不同的幅值但相同的方向。 《隐含公开》 | 对比文件[0030]-[0031]段描述了通过选择不同数量的上拉或下拉路径导通，可以改变节点335的上升或下降时间，这实质上是改变了充放电电流的等效幅值（因为延迟时间与RC常数相关，R减小则电流增大）。例如，当更多上拉路径导通时，等效上拉电阻减小，对节点充电的电流幅值增大，但电流方向（从VCC流向节点）不变。 | 对比文件公开了通过控制并联开关路径的数量来改变等效电阻，从而影响电流幅值（充电或放电电流），同时保持电流方向不变的技术手段。虽然其应用场景是控制延迟，但“通过配置开关改变电流幅值而保持方向”这一原理是公开的。根据宽松的隐含公开标准，本领域技术人员有可能从中推理出该原理可用于构造具有不同电流幅值的可切换电路。因此，技术特征V被对比文件隐含公开。 |
| 技术特征W：其特征在于，所述第二电流是所述第一电流的整数倍。 《隐含公开》 | 对比文件中，上拉路径350的三条支路被描述为是并联的（[0027]段）。如果设计这些并联支路中的晶体管具有相同的尺寸（导通电阻相同），那么当导通N条支路时，总的上拉电流可以近似为单条支路电流的N倍（整数倍）。虽然文件未明确说明晶体管尺寸相同，但这是本领域常见的简化设计。 | 在隐含公开的宽松判断标准下，对比文件公开了多个并联的可切换电流路径。本领域技术人员知晓，当并联的开关路径具有相同特性时，同时导通多条路径所产生的总电流是单条路径电流的整数倍。因此，有可能从对比文件的结构中合理推断出“第二电流是第一电流的整数倍”这一技术方案。因此，技术特征W被对比文件隐含公开。 |
| 技术特征X：其特征在于，所述多个可切换电路还包括提供去往/来自相应端子的第三电流的第三可切换电路，其中所述第二电流相比于所述第一电流具有固定增量，而所述第三电流相比于所述第二电流具有相同的固定增量。 《隐含公开》 | 对比文件图3展示了上拉路径350有三个并联支路，下拉路径355有三个并联支路。[0030]段提到延迟增量可以是线性的（n·Δ1）。要实现线性延迟增量，一种方式是通过设计使每增加一条导通路径，带来的等效电阻变化（或电流变化）是固定的。 | 对比文件公开了具有多个（三个）可切换电路（支路）的结构，并提到了线性延迟增量。为了实现线性增量，本领域技术人员在设计电路时，有可能（尽管不是必然）将各个并联支路设计为具有相同的电学特性，从而使得每增加一个导通支路，电流能力增加一个固定值（固定增量）。根据宽松的隐含公开标准，这种设计可能性使得技术特征X被隐含公开。 |
| 技术特征Y：其特征在于，可切换电路的幅值和/或数量是所使用的导体数量的函数。 《未公开》 | 对比文件中未提及可切换电路的幅值或数量与“导体数量”之间存在任何函数关系。 | 目标专利中该特征揭示了驱动器电路设计与系统规模（导体数量n）之间的特定适配关系（如图28-31所示）。对比文件中可切换电路（晶体管支路）的数量（如3个）是为了提供多档可编程延迟，其数量是所需延迟档位数的函数，与信号传输的“导体数量”这一系统级参数无关。本领域技术人员无法从对比文件中得出或推断出这种关系。因此，技术特征Y未被对比文件直接或隐含公开。 |
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