对比文件名称：2007-02-01_US2007024476A_发明申请_US20070024476A1 Pre-emphasis circuit
目标专利名称：带有内置去加重的高速预驱动器和电压电平转换器CN103947114B
模型名称：GPT-4
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：串行化器《直接公开》 | [0041] 根据本发明的一个方面，预加重电路包括：第一并串转换器（1011），用于将并行数据转换成串行数据。 [0043] 参考图1，本发明的一个实施例包括一个除以8/8相时钟生成电路102、一个第一并串转换器1011和一个第二并串转换器1012。第一和第二并串转换器接收来自除以8/8相时钟生成电路102的八相时钟和8位并行数据TXDAT[7:0]，以响应于相应的相位时钟脉冲串行输出数据。 | 对比文件[0041]和[0043]明确公开了“第一并串转换器（1011）”和“第二并串转换器（1012）”，其功能是将并行数据转换成串行数据，这与目标专利权利要求中“串行化器”的功能（将并行数据转换为串行数据流）完全相同。本领域技术人员能毫无疑义地确定对比文件中的“并串转换器”即公开了“串行化器”这一技术特征。因此，技术特征A被对比文件直接公开。 |
| 技术特征B：被耦合以从所述串行化器接收差分输入的预驱动器， 《未公开》 | [0045] 图1的混合电路（MIX）103可以包括例如图10所示的第一反相器（INV1）、第一输出缓冲器（B1）、第二反相器（INV）和第二输出缓冲器（B2）。第一反相器可以接收串行数据（SO1）作为输入，第一输出缓冲器可以接收第一反相器的输出作为输入。第二反相器可以接收反相的串行数据B（SO）作为输入，第二输出缓冲器可以接收第二反相器的输出作为输入。 | 对比文件公开了混合电路103以及其中的缓冲器（B1, B2）和反相器，这些电路接收来自并串转换器（即串行化器）的串行数据A和B。然而，目标专利中的“预驱动器”是一个具有特定结构和功能的模块，其核心是“全PMOS交叉耦合电平转换器”和“去加重PMOS晶体管”，用于进行电压电平转换和内置去加重。对比文件中的“缓冲器”、“反相器”或“混合电路”虽然也处理串行化器输出的信号，但其结构、组成和功能（实现预加重/去加重）与目标专利的“预驱动器”有本质区别。对比文件并未公开一个由“全PMOS交叉耦合电平转换器”和“去加重PMOS晶体管”构成的“预驱动器”。因此，技术特征B未被对比文件公开。 |
| 技术特征C：其中所述预驱动器包括：全p型金属氧化物硅(PMOS)交叉耦合电平转换器，其包括四个PMOS晶体管以从所述串行化器接收差分输入并提供预驱动器输出 《未公开》 | 全文未提及“交叉耦合电平转换器”，也未提及由“四个PMOS晶体管”构成的“全PMOS”电平转换结构。图4A、4B中公开的开关/缓冲器结构包含PMOS和NMOS晶体管，并非全PMOS交叉耦合结构。 | 对比文件全文未提及“交叉耦合电平转换器”这一结构，也未公开由四个PMOS晶体管组成的全PMOS电平转换器。对比文件图4A、4B公开的开关电路是CMOS结构（同时包含PMOS和NMOS），其功能是实现数据选通，并非用于在不同电压域之间进行电平转换。目标专利的“全PMOS交叉耦合电平转换器”是其预驱动器的核心部分，用于从1.0V功率域转换到更高功率域。对比文件完全没有涉及这一特定结构或功能。因此，技术特征C未被对比文件公开。 |
| 技术特征D：形成分别耦合到所述交叉耦合电平转换器的输出的去加重抽头的两个去加重PMOS晶体管， 《未公开》 | [0045] ...第二输出缓冲器（B2）...其阻抗可以设置为高于第一输出缓冲器的阻抗。或者，可以提供上述第一缓冲器（B1）和另一个其输出阻抗由加重控制信号及其反相信号改变的缓冲器，并且这些缓冲器的输出可以共接。也就是说，也可以使用例如专利文献2中公开的替代配置或上述非专利文献1中公开的可选配置。 | 对比文件通过使用两个输出缓冲器（B1, B2）或一个输出阻抗可变的缓冲器来实现预加重/去加重功能，其中一个路径的信号被延迟。然而，对比文件并未公开任何被称为“去加重PMOS晶体管”的特定元件，更没有公开“两个去加重PMOS晶体管”形成“耦合到交叉耦合电平转换器的输出的去加重抽头”这一具体连接关系。目标专利的“去加重PMOS晶体管”是其预驱动器内部结构的特定组成部分，与“交叉耦合电平转换器”并联耦合以实现去加重。对比文件实现类似功能的手段（缓冲器）在结构和连接方式上均不相同。因此，技术特征D未被对比文件公开。 |
| 技术特征E：其中所述两个去加重PMOS晶体管与所述交叉耦合电平转换器并联耦合 《未公开》 | （无相应内容） | 由于对比文件既未公开“交叉耦合电平转换器”（特征C），也未公开“去加重PMOS晶体管”（特征D），因此更不可能公开这两个元件之间的“并联耦合”关系。技术特征E依赖于特征C和D的存在，既然C和D均未公开，E也未被公开。 |
| 技术特征F：耦合到预驱动器输出并被配置成从所述预驱动器接收差分输入的驱动器。 《直接公开》 | [0002] ...最终级驱动器电路63，其根据两个预驱动器电路61和62的输出信号产生预加重形式的信号。 [0045] ...在混合电路（MIX）103输出单端信号的情况下，差分电路（输出缓冲器）104接收该单端输出以差分方式输出数据。 | 对比文件[0002]明确公开了“最终级驱动器电路63”（final stage driver circuit 63），它接收来自预驱动器电路61和62的输出信号。在[0045]中，进一步提到了“差分电路（输出缓冲器）104”作为输出级。这相当于目标专利权利要求中的“驱动器”，其功能是接收前级（预驱动器/混合电路）的信号并进行驱动输出。因此，技术特征F被对比文件直接公开。 |
| 技术特征G：其特征在于，来自所述串行化器的所述差分输入的每一输入线耦合到所述交叉耦合电平转换器的相应互补输入。 《未公开》 | （无相应内容） | 该特征描述了串行化器输出与交叉耦合电平转换器输入之间的具体连接关系。由于对比文件未公开“交叉耦合电平转换器”（特征C），因此也不可能公开该电平转换器与串行化器输出之间的这种特定连接关系。因此，技术特征G未被对比文件公开。 |
| 技术特征H：其特征在于，来自所述串行化器的所述差分输入的每一输入线耦合到所述去加重PMOS晶体管中的相应一个去加重PMOS晶体管的输入。 《未公开》 | （无相应内容） | 该特征描述了串行化器输出与去加重PMOS晶体管输入之间的具体连接关系。由于对比文件未公开“去加重PMOS晶体管”（特征D），因此也不可能公开该晶体管与串行化器输出之间的这种特定连接关系。因此，技术特征H未被对比文件公开。 |
| 技术特征I：其特征在于，进一步包括：耦合在所述交叉耦合电平转换器与接地之间的尾电流控制晶体管 《未公开》 | [0002] ...第一差分对...其源极共接并连接到恒流源。第二差分对...其源极共接并连接到另一个恒流源。 | 对比文件[0002]提到了差分对电路中使用“恒流源”（constant current source）。然而，目标专利的“尾电流控制晶体管”是特定耦合在“交叉耦合电平转换器”与接地之间，并由电流镜控制的元件。对比文件中的“恒流源”是其差分驱动器的一部分，并非用于控制交叉耦合电平转换器（该结构本身未公开）的尾电流。两者的位置、作用和所控制的对象均不同。因此，技术特征I未被对比文件公开。 |
| 技术特征J：被耦合以控制所述尾电流控制晶体管的第一电流镜。 《未公开》 | （无相应内容） | 对比文件全文未提及“电流镜”结构，更未提及用于控制“尾电流控制晶体管”的“第一电流镜”。目标专利中该电流镜是用于精确控制预驱动器尾电流的一部分。因此，技术特征J未被对比文件公开。 |
| 技术特征K：其特征在于，进一步包括：第二电流镜，所述第二电流镜被耦合以由所述第一电流镜控制，并且用以向所述两个去加重PMOS晶体管提供电流。 《未公开》 | （无相应内容） | 对比文件全文未提及任何“第二电流镜”，也未提及由第一电流镜控制并向去加重PMOS晶体管提供电流的结构。该特征是目标专利预驱动器内部电流控制网络的一部分。因此，技术特征K未被对比文件公开。 |
| 技术特征L：其特征在于，所述串行化器由第一功率域供电，并且所述交叉耦合电平转换器由第二功率域供电。 《未公开》 | [0003] ...在电源VDD和另一电源VSS之间... | 对比文件提到了电源VDD和VSS（通常指电源和地），但没有明确区分或描述“第一功率域”和“第二功率域”为不同的电路模块（串行化器、电平转换器）独立供电。目标专利明确强调了串行化器和电平转换器由不同电压的功率域供电，以实现电压电平转换。对比文件没有公开这种为特定模块划分不同功率域供电的方案。因此，技术特征L未被对比文件公开。 |
| 技术特征M：其特征在于，所述集成电路与HDMI v1.4兼容设备、移动设备、机顶盒、电视、计算机、计算机视频卡、游戏控制台、DVD播放器、卫星接收机、监视器、显示器头戴式送受话器、视频中继器、摄像机、家庭影院接收机和视频切换设备中的至少一者集成。 《未公开》 | [0001] ...本发明的预加重电路，更具体地，涉及一种可有利地应用于适于将并行数据转换为串行数据、对串行数据进行预加重并将结果数据输出到传输线的串行接口的电路。 [0045] ...当接口安装在DIMM（双列直插内存模块）上时，接收到的并行数据从接口提供给存储器。 | 对比文件[0001]提到其电路可应用于“串行接口”，[0045]提到可与“DIMM”（内存模块）集成。然而，对比文件并未明确列举或提及目标专利权利要求中所列的具体设备类型，如“HDMI v1.4兼容设备”等。虽然其应用领域（高速串行接口）可能与这些设备有重叠，但“可应用于串行接口”的表述过于宽泛，并未直接、明确地公开与所列特定设备集成的技术特征。因此，技术特征M未被对比文件直接或隐含公开。 |
| 技术特征N：其特征在于，所述串行化器、所述预驱动器和所述驱动器中的至少一者集成在至少一个半导体管芯上。 《隐含公开》 | [0056] ...在串行化电路中，第一和第二并串转换器1011、1012将传输并行数据TXDAT[:]转换为串行数据A和比串行数据A延迟一个时钟周期的串行数据B，如前文参照图1所述。... [0057] 尽管到目前为止已经参考优选实施例描述了本发明，但本发明不限于这些实施例的具体配置。应当理解，本发明可以涵盖本领域技术人员在不脱离本发明的范围和精神的情况下容易想到的各种变化或修正。 | 对比文件描述的是一个完整的集成电路（IC）或接口电路（见图5），其中包含了并串转换器（串行化器）、混合电路（包含缓冲器，可视为某种形式的预驱动器/驱动器功能）以及输出缓冲器（驱动器）。本领域技术人员公知，此类高速串行接口电路，尤其是作为“集成电路”或“接口”描述时，其各功能模块（如串行化器、缓冲/驱动电路）通常被集成制造在半导体芯片（即至少一个半导体管芯）上以实现小型化和高性能。虽然对比文件说明书未明确使用“集成在至少一个半导体管芯上”的措辞，但根据其作为集成电路发明的性质以及本领域的公知常识，可以合理推断出这些电路组件是集成在半导体管芯上的。因此，技术特征N被对比文件隐含公开。 |
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