对比文件名称：1994-08-23_US5341031A_发明授权_US5341031A Stable high speed clock generator
目标专利名称：具有同步化输出的分频器CN102356369B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包含：单端分频器，其操作以：在频率上对时钟信号进行划分《直接公开》 | [2] 段落：`The external clock 1 inputted to the non-overlap clock generating circuit 51 is outputted to a frequency dividing circuit 52 as non-overlap clocks 21 and 21' through NOR gates and inverters of plural stages.` `The frequency dividing circuit 52 is composed of D latches D1 and D2 of two stages.` | 对比文件明确公开了“频率分频电路52”（frequency dividing circuit 52），其接收非重叠时钟21和21'，并输出分频时钟22和22'（参见图14d,e）。该电路的作用就是对输入时钟信号（外部时钟1）进行频率划分（例如，分频），以产生具有更低频率的时钟信号。这与目标专利中单端分频器“在频率上对时钟信号进行划分”的作用相同。因此，本领域技术人员能毫无疑义地得出对比文件公开了该技术特征。 |
| **技术特征B**：提供第一及第二单端信号，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间《直接公开》 | [2] 段落：`the frequency-divided clocks 22 and 22', having phase difference of 90° as shown in FIG. 14(d) and FIG. 14(e) with each other, are generated.` | 对比文件明确公开了频率分频电路52生成的两个分频时钟信号22和22'，并且它们之间存在90度的相位差（如图14d,e所示）。相位差必然意味着一个信号的边沿（如上升沿）相对于另一个信号的边沿存在时间延迟。虽然对比文件未明确使用“单端信号”一词，但所描述的信号22和22'在电路形式上就是单端信号。因此，对比文件实质公开了提供两个具有时序延迟的单端信号。 |
| **技术特征C**：及同步电路，其耦合到所述单端分频器，所述同步电路经配置以对所述第一单端信号及第二单端信号去偏斜，且操作以：产生差分输出信号，所述差分输出信号包括对应所述第一单端信号的第一差分输出信号及对应所述第二单端信号的第二差分输出信号《直接公开》 | [2] 段落：`The frequency-divided clock 22 and 22' are sampled in the latches 19 and 19' according to the external clock signal 1 and the signal inverted by the inverter 20, respectively, and outputted as clock outputs, that is, as the first internal clock IC1 and the second internal clock IC2 shown in FIG. 14 (f) and FIG. 14 (g) through the internal clock output buffers 15 and 15'.` `the phases of the first internal clock IC1 and the second internal clock IC2 ... are more advanced than those of the frequency-divided clocks 22 and 22' ... Accordingly, the delay seen from the clock input 1 is made small, thereby the delay between the input clock and the output clock is reduced.` | 对比文件公开了锁存器19和19’（latches 19 and 19’），它们接收来自分频电路52的分频时钟22和22’，并基于外部时钟1及其反相信号进行取样（重新取样），最终输出第一内部时钟IC1和第二内部时钟IC2。该过程减少了从输入时钟到输出时钟的总体延迟，相当于对分频时钟22和22’（即第一、第二单端信号）的时序进行了调整或“去偏斜”。IC1和IC2在附图14(f)(g)中显示为互补信号，可被视为一对差分输出信号。因此，对比文件公开了耦合到分频器的同步电路（锁存器），其通过对单端信号重新取样来产生差分输出并减少延迟（去偏斜）。 |
| **技术特征D**：基于所述时钟信号对所述第一单端信号，而非所述第二单端信号进行重新取样以获得所述第一差分输出信号《直接公开》 | [2] 段落：`the frequency-divided clock 22 ... is inputted to D input terminals of the ... latch 19 ... and the external clock 1 is directly inputted to a C input terminal of one latch 19` `the output signals from the output terminals of ... the latches 19 ... is outputted as the first internal clock IC1` | 对比文件明确记载，分频时钟22（对应第一单端信号）被输入到锁存器19的D端，而外部时钟1（时钟信号）被输入到该锁存器19的C端。锁存器19根据C端的时钟对D端的数据进行取样，其输出经过缓冲后成为第一内部时钟IC1（对应第一差分输出信号）。这直接公开了基于时钟信号对第一单端信号进行重新取样以获得第一差分输出信号的技术方案。 |
| **技术特征E**：基于所述时钟信号对所述第二单端信号进行重新取样以获得所述第二差分输出信号《直接公开》 | [2] 段落：`the frequency-divided clock 22' ... is inputted to D input terminals of the ... latch 19' ... the external clock 1 after being inverted by the inverter 20 is inputted to a C input terminal of the other latch 19'.` `the output signals from the output terminals of ... the latches 19' ... is outputted as the ... second internal clock IC2` | 对比文件明确记载，分频时钟22‘（对应第二单端信号）被输入到锁存器19’的D端，而外部时钟1经过反相器20反相后（时钟信号的反相版本）被输入到锁存器19‘的C端。锁存器19’根据C端的时钟对D端的数据进行取样，其输出经过缓冲后成为第二内部时钟IC2（对应第二差分输出信号）。这直接公开了基于时钟信号（的反相版本）对第二单端信号进行重新取样以获得第二差分输出信号的技术方案。 |
| **技术特征F**：及输出所述差分输出信号，其中所述第一差分输出信号和第二差分输出信号从所述时钟信号去偏斜且偏移统一时间。《直接公开》 | [2] 段落：`the phases of the first internal clock IC1 and the second internal clock IC2 being respectively the outputs of the internal clock output buffers 15 and 15', are more advanced than those of the frequency-divided clocks 22 and 22' being the outputs of the frequency dividing circuit 52. Accordingly, the delay seen from the clock input 1 is made small, thereby the delay between the input clock and the output clock is reduced.` 以及图14(f)(g)显示IC1和IC2边沿对齐。 | 对比文件公开了输出第一和第二内部时钟IC1和IC2。通过锁存器基于外部时钟1进行重新取样，输出时钟IC1和IC2相对于分频时钟22和22’的相位被提前，从而减少了从输入时钟（外部时钟1）到输出时钟的总延迟。这意味着输出信号相对于原始时钟信号的偏斜被减小（“去偏斜”）。此外，IC1和IC2都是基于外部时钟1的边沿（一个用原时钟，一个用反相时钟，但边沿对应关系明确）进行取样的，因此它们相对于时钟信号边沿的延迟（偏移）是统一且确定的。图14(f)(g)也显示IC1和IC2的上升沿在时间上是对齐的。 |
| **技术特征G**：其中所述单端分频器包含耦合成回路的第一反相器、第二反相器及第三反相器，所述第一反相器由所述时钟信号的第一版本锁存，所述第二反相器由所述时钟信号的第二版本锁存，所述第一及第二单端信号为来自所述第二反相器及第三反相器的输出。《未公开》 | [2] 段落：`The frequency dividing circuit 52 is composed of D latches D1 and D2 of two stages.` 对比文件图5展示了该分频电路的具体结构，其由两个D锁存器构成，并非三个反相器耦合成的回路。 | 目标专利的单端分频器是一种特定的基于三个反相器回路的动态分频器结构（如图2、3所示）。对比文件中的分频电路52是由两个D锁存器（D latches）构成的触发器型分频器，其内部结构（如图8、13所示）虽然包含反相器和传输门，但整体上是锁存器单元，并非三个反相器直接耦合成的环路结构，且锁存方式也不同。本领域技术人员不能从对比文件中毫无疑义地得出或合理推断出目标专利所要求保护的这种特定反相器回路分频器结构。 |
| **技术特征H**：其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号《直接公开》 | [2] 段落：`the frequency-divided clock 22 and 22' ... are inputted to D input terminals of the two latches 19 and 19', respectively` 结合图13电路图，D锁存器包含传输门758、759作为开关。 | 对比文件中的锁存器19和19’（如图13所示）包含传输门（transmission gates）758和759，它们的功能就是开关。分频时钟22和22’分别输入到这两个锁存器的D输入端，即输入到由传输门构成的开关电路。因此，对比文件公开了同步电路（锁存器）包含开关，且这些开关分别接收第一和第二单端信号（22和22’）。 |
| **技术特征I**：及第一及第二反相器，其分别耦合到所述第一及第二开关且操作以提供所述差分输出信号。《直接公开》 | [2] 段落：图13电路图显示D锁存器包含反相器756和757。`the output signals from the output terminals of both of the latches 19 and 19' are outputted as the first internal clock IC1 and the second internal clock IC2` | 对比文件图13所示的D锁存器电路中，在传输门（开关）759之后耦合有反相器756和757，它们产生锁存器的Q和Q反相输出。锁存器19和19’的输出（即这些反相器的输出）最终被提供为第一和第二内部时钟IC1和IC2（差分输出信号）。因此，对比文件公开了同步电路包含分别耦合到开关的反相器，并由这些反相器提供差分输出信号。 |
| **技术特征J**：其中所述同步电路包含：第一及第二反相器，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号《未公开》 | 对比文件未公开反相器直接接收分频器输出的单端信号的结构。在对比文件图13的锁存器电路中，信号首先通过传输门（开关），然后才到达反相器。 | 目标专利的该技术特征描述了一种同步电路变体，其中反相器直接接收单端信号（如图6所示）。对比文件中的同步电路（锁存器19、19’）是信号先经过开关（传输门），再进入反相器。本领域技术人员不能从对比文件中毫无疑义地得出或合理推断出反相器直接接收信号而开关用于启用/停用反相器的这种特定电路结构。 |
| **技术特征K**：及第一及第二开关，其分别耦合到所述第一及第二反相器且操作以分别启用及停用所述第一及第二反相器。《未公开》 | 对比文件未公开开关耦合到反相器以启用或停用反相器的结构。在对比文件图13中，开关（传输门）位于反相器之前，控制信号输入到开关本身，而不是用于启用/停用反相器。 | 如特征J所述，对比文件公开的电路结构中，开关（传输门）位于信号路径上，用于控制信号是否传递给后级的反相器，其控制信号（C和C反相）直接作用于传输门。而目标专利特征K描述的“开关耦合到反相器以启用及停用反相器”可能对应另一种结构（例如控制反相器的电源）。对比文件未公开这种具体的启用/停用反相器的开关配置。 |
| **技术特征L**：其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号《直接公开》 | 同特征H的论述。对比文件公开了锁存器19和19’及其内部的传输门开关分别接收分频时钟22和22’。 | 同特征H，该技术特征已被对比文件直接公开。 |
| **技术特征M**：第一及第二反相器，其分别耦合到所述第一及第二开关《直接公开》 | 同特征I的论述。对比文件图13显示，在传输门（开关）759之后耦合有反相器756和757。 | 同特征I，该技术特征已被对比文件直接公开。 |
| **技术特征N**：第三及第四开关，其分别耦合到所述第一及第二反相器《未公开》 | 对比文件仅公开了一级锁存器（包含开关和反相器）。未公开在第一级反相器输出之后还有第二级开关。 | 目标专利的该技术特征对应于具有两级重新取样的同步电路设计（如图7所示）。对比文件中的同步电路仅包括锁存器19和19’这一级重新取样电路。没有公开在锁存器（即第一及第二反相器）的输出端再耦合第三及第四开关。因此，对比文件未公开该技术特征。 |
| **技术特征O**：第三及第四反相器，其分别耦合到所述第三及第四开关《未公开》 | 由于特征N的第三、第四开关未被公开，耦合到其上的第三、第四反相器自然也未被公开。 | 对比文件未公开第二级重新取样电路，因此不存在分别耦合到第三、第四开关的第三、第四反相器。 |
| **技术特征P**：操作以提供所述差分输出信号。《未公开》 | 该特征依赖于特征N和O的二级结构来提供最终输出。对比文件的差分输出信号由第一级锁存器（第一、第二反相器）直接提供。 | 目标专利此处的“操作以提供所述差分输出信号”特指由第三、第四反相器来提供。如特征O所述，对比文件未公开第三、第四反相器，因此也未公开由它们提供输出信号。 |
| **技术特征Q**：其中所述第一及第二开关是基于所述时钟信号的第一版本来控制的，且其中所述第三及第四开关是基于所述时钟信号的第二版本来控制的。《直接公开》 | [2] 段落：`the external clock 1 is directly inputted to a C input terminal of one latch 19 and the external clock 1 after being inverted by the inverter 20 is inputted to a C input terminal of the other latch 19'.` 图13显示C和C反相信号控制传输门。 | 对比文件明确公开了锁存器19的C端输入外部时钟1，锁存器19’的C端输入外部时钟1的反相信号（通过反相器20）。根据图13，C和C反相信号用于控制锁存器内部的传输门（即第一及第二开关）。这直接公开了第一及第二开关（锁存器19和19’中的传输门）分别基于时钟信号的第一版本（原时钟）和第二版本（反相时钟）进行控制。虽然对比文件未公开第三、第四开关，但关于开关控制方式的部分已被公开。 |
| **技术特征R**：其中所述单端分频器进一步操作以提供第三及第四单端信号，且其中所述同步电路包含：第一、第二、第三及第四开关，其耦合到所述单端分频器且操作以分别接收所述第一、第二、第三及第四单端信号《隐含公开》 | [2] 段落：图15、16、20、21及其相关描述。例如图15：`four-phase output clock is obtained by outputting respective Q outputs of the both latches 19 and 19' as third and fourth internal clocks IC3 and IC4 respectively through the output buffers 16 and 16'.` | 对比文件公开了获得四相输出时钟的实施例（图15、16、20、21）。为了获得四相输出，单端分频器（频率分频电路52及其可能的后级分频电路）必然需要提供四个单端信号（或两对互补信号）。图15中通过输出锁存器19和19’的Q和Q反相输出（即四个信号）来获得四相时钟IC1, IC2, IC3, IC4。这隐含了分频器提供第三、第四单端信号。同时，为了处理这四个信号，同步电路（广义上，包括锁存和缓冲电路）需要相应的开关（如锁存器中的传输门）来分别接收它们。本领域技术人员根据对比文件公开的四相输出方案，能够合理推断出需要提供四个单端信号并由相应的开关电路接收。 |
| **技术特征S**：及第一、第二、第三及第四反相器，其分别耦合到所述第一、第二、第三及第四开关，所述第一及第二反相器提供差分同相本机振荡器信号，且所述第三及第四反相器提供差分正交本机振荡器信号。《隐含公开》 | [2] 段落：图15：输出IC1, IC2, IC3, IC4。结合图14，IC1和IC2相位差90度。IC3和IC4分别是IC1和IC2的反相，因此IC1/IC2和IC3/IC4构成两对差分信号，且两对之间也呈90度（正交）关系。 | 对比文件图15公开了输出四相内部时钟IC1, IC2, IC3, IC4。根据电路连接，IC3和IC4分别是IC1和IC2的反相信号（来自锁存器的Q反相输出）。因此，IC1和IC3构成一对互补信号，IC2和IC4构成另一对互补信号。结合图14的时序，IC1和IC2相位差90度，那么这两对差分信号之间自然也具有90度的相位差，即正交关系。虽然对比文件未明确将这些信号称为“本机振荡器（LO）信号”，但在时钟发生器中产生的具有正交关系的差分时钟信号，其用途之一就是作为正交上/下变频所需的LO信号。本领域技术人员可以合理推断，这四相输出可以视为差分同相（I）和正交（Q）LO信号。 |
| **技术特征T**：其中所述同步电路进一步包含：第五、第六、第七及第八开关，其分别耦合到所述第一、第二、第三及第四反相器《未公开》 | 对比文件图15、16、20、21所示的四相输出实施例中，未公开在产生IC1-IC4的输出缓冲器（15,15’,16,16’）之前或之后还存在另一级开关。 | 目标专利此特征对应于图8所示的两级重新取样结构中的第二级开关。对比文件公开的四相输出实施例（如图15）是通过直接输出锁存器的Q和Q反相端并经过缓冲来实现的，并未公开在锁存器（即第一至第四反相器所在级）之后还有另一级开关（第五至第八开关）。因此，该技术特征未被公开。 |
| **技术特征U**：及第五、第六、第七及第八反相器，其分别耦合到所述第五、第六、第七及第八开关，所述第五及第六反相器提供所述差分同相本机振荡器信号，且所述第七及第八反相器提供所述差分正交本机振荡器信号。《未公开》 | 由于特征T的第五至第八开关未被公开，耦合到其上的第五至第八反相器自然也未被公开。 | 对比文件未公开第二级重新取样电路，因此不存在分别耦合到第五至第八开关的第五至第八反相器，也未公开由这些反相器提供最终的LO信号。 |
| **技术特征V**：其中所述第一、第二、第七及第八开关是基于所述时钟信号的第一版本来控制的，且其中所述第三、第四、第五及第六开关是基于所述时钟信号的第二版本来控制的。《未公开》 | 该特征依赖于特征T和U的多级多路开关控制结构。对比文件未公开如此复杂的多级开关控制网络。 | 目标专利此特征详细规定了两级共八个开关的复杂控制逻辑。对比文件仅公开了第一级两个锁存器（开关）分别由时钟原相和反相控制（特征Q）。对于四相输出，对比文件图15实施例并未引入新的开关控制逻辑。因此，该复杂的特定控制方案未被公开。 |
| **技术特征W**：其中所述同步电路包含同相/正交同步电路，其同步同相沟道和正交沟道上的信号。《隐含公开》 | [2] 段落：`internal clock edge generating circuit 6 comprises of two D latches 601 and 602, and latches the fifth clock C5 and the sixth clock C6 by the first clock C1 and the second clock C2` 以及图18-19，该电路生成IC1和IC2。 | 对比文件中的“内部时钟边缘生成电路6”（internal clock edge generating circuit 6）包含两个锁存器601和602，它们分别用时钟C1和C2对信号C5和C6进行锁存（同步），最终产生IC1和IC2。如图19所示，IC1和IC2是具有90度相位差的两相时钟。该电路的功能就是对两路信号（可对应同相和正交沟道）进行基于时钟的同步。因此，对比文件公开了包含同步同相和正交沟道信号的同步电路。 |
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