对比文件名称：1994-10-25_US5359296A_发明授权_US5359296A Self-biased cascode current mirror having high voltage swing and low power consumption
目标专利名称：464偏置发生器CN101416136B
模型名称：深度分析模型
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一晶体管，其具有第一输入端口、第一输出端口和第一控制端口，《直接公开》 | 说明书第[0025]段：“N-channel transistor 62 has a source connected to power supply voltage terminal VSS, and the drain of N-channel transistor 62 is connected to a gate thereof.” 附图2。 | 对比文件公开了N沟道晶体管62，其源极（第一输出端口）连接至VSS，漏极（第一输入端口）连接至其栅极（第一控制端口）。本领域技术人员能毫无疑义地确定该晶体管具备输入端口（漏极）、输出端口（源极）和控制端口（栅极）。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：其中所述第一控制端口处的电压决定从所述第一输入端口通过所述第一晶体管去往所述第一输出端口的第一电流，从所述第一输出端口连接至公共电势的参考负载《直接公开》 | 说明书第[0025]段：“N-channel transistor 62 has a source connected to power supply voltage terminal VSS...”； 第[0025]段：“Current source 52 has a first terminal connected to power supply voltage terminal VDD, and a second terminal connected to the first terminal of resistor 51 for providing a current labeled `IIN1`.” 结合附图2。 | 对比文件中，晶体管62的栅极电压（即其漏极电压，因其二极管连接）决定了流过其漏极（输入端口）到源极（输出端口）的电流，该电流由电流源52提供（IIN1）。晶体管62的源极（输出端口）连接至VSS，VSS在优选实施例中为零伏或地电位，即公共电势。VSS的连接起到了参考负载（零电位参考点）的作用。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：第二晶体管，其具有第二输入端口和第二输出端口且具有连接至所述第一控制端口和所述第二输入端口的第二控制端口，《未公开》 | 说明书第[0025]段：“N-channel cascode transistor 64 has a source, a gate for receiving a bias voltage labeled `CNBIAS1`, and a drain for providing an output current labeled `IOUT1`.”； 第[0025]段：“Resistor 51 has a first terminal for receiving an input current labeled IIN1 from current source 52, the first terminal also providing bias voltage CNBIAS1, and a second terminal connected to the gate of N-channel transistor 62.” 结合附图2。 | 对比文件公开了第二晶体管（共源共栅晶体管64），其具有漏极（第二输入端口）、源极（第二输出端口）和栅极（第二控制端口）。其栅极接收偏置电压CNBIAS1。CNBIAS1由电阻51的第一端提供，该第一端也连接至晶体管62的栅极（第一控制端口）。因此，晶体管64的栅极（第二控制端口）连接到了晶体管62的栅极（第一控制端口）。然而，目标专利要求第二控制端口还连接至“第二输入端口”。在对比文件中，晶体管64的栅极并未连接至其自身的漏极（第二输入端口）。因此，技术特征C中的“连接至所述第二输入端口”这一限定未被对比文件公开。 |
| **技术特征D**：其中所述第一控制端口处的所述电压决定从所述第二输入端口通过所述第二晶体管去往所述第二输出端口的第二电流，所述第一和第二控制端口连接至受偏器件《隐含公开》 | 说明书第[0025]段：“N-channel cascode transistor 64 has a source, a gate for receiving a bias voltage labeled `CNBIAS1`, and a drain for providing an output current labeled `IOUT1`.”； 第[0025]段：“Resistor 51 has a first terminal... providing bias voltage CNBIAS1, and a second terminal connected to the gate of N-channel transistor 62.” | 对比文件中，第一控制端口（晶体管62的栅极）处的电压即为偏置电压CNBIAS1。该电压CNBIAS1施加于第二晶体管（晶体管64）的栅极（第二控制端口），作为其栅源电压的一部分，从而决定流过晶体管64（从漏极到源极）的输出电流IOUT1。因此，第一控制端口处的电压决定了第二电流。虽然对比文件未明确提及“受偏器件”，但其整个电路（自偏置共源共栅电流镜）本身就是一个偏置生成电路，其生成的偏置电压CNBIAS1和输出电流IOUT1可用于偏置其他电路（即受偏器件）。本领域技术人员能够合理推断，该电流镜的输出端（晶体管64的漏极）或其偏置节点（CNBIAS1）可以连接至需要偏置的器件。因此，技术特征D被对比文件隐含公开。 |
| **技术特征E**：提供所述第一电流的第一电流源《直接公开》 | 说明书第[0025]段：“Current source 52 has a first terminal connected to power supply voltage terminal VDD, and a second terminal connected to the first terminal of resistor 51 for providing a current labeled `IIN1`.” | 对比文件明确公开了电流源52，其提供输入电流IIN1，该电流流过晶体管62，即为第一电流。因此，技术特征E被对比文件直接公开。 |
| **技术特征F**：提供比所述第一电流大的所述第二电流的第二电流源。《未公开》 | 说明书第[0025]段：“N-channel cascode transistor 64 has a drain for providing an output current labeled `IOUT1`.”； 第[0026]段：“Current mirror 60 is a conventional cascode current mirror...” | 对比文件公开了第二电流（输出电流IOUT1）。然而，在共源共栅电流镜的标准工作原理中，输入电流IIN1与输出电流IOUT1是镜像关系，通常设计为相等或成固定比例。对比文件全文没有描述或暗示输出电流IOUT1大于输入电流IIN1。相反，其关注点在于通过电阻51产生偏置以实现高电压摆幅和低功耗，并未涉及改变电流镜像比以使得Iout > Iin。因此，技术特征F中“比所述第一电流大”这一关键限定未被公开。 |
| **技术特征G**：其特征在于，第一晶体管尺寸与第二晶体管尺寸相同。《未公开》 | 无相关描述。 | 对比文件完全没有提及晶体管62（第一晶体管）与晶体管64（第二晶体管）的尺寸关系。晶体管62是二极管连接的输入晶体管，晶体管64是共源共栅晶体管，它们的尺寸可以根据电路性能（如输出阻抗、电压裕度等）独立设计，没有理由推断它们必须尺寸相同。目标专利中该特征是核心创新点之一，用于改善匹配和降低电流消耗，而对比文件未涉及此设计。因此，技术特征G未被公开。 |
| **技术特征H**：其特征在于，所述第一电流源包括具有第三输入端口、第三输出端口和连接至所述第三输出端口的第三控制端口的第三晶体管，且其中所述第二电流源包括具有第四输入端口、第四输出端口和连接至所述第三控制端口的第四控制端口的第四晶体管。《未公开》 | 说明书第[0025]段：“Current source 52 has a first terminal connected to power supply voltage terminal VDD...” | 对比文件中的第一电流源是电流源52，被描述为一个简单的电流源，没有披露其内部由晶体管构成。更没有披露该晶体管具有如特征H所定义的特定连接关系（控制端口连接至输出端口）的第三晶体管，以及由第四晶体管构成的第二电流源。因此，技术特征H未被公开。 |
| **技术特征I**：其特征在于，第四晶体管尺寸比第三晶体管尺寸大。《未公开》 | 无相关描述。 | 由于技术特征H（第三、第四晶体管构成的电流源）未被公开，因此关于它们尺寸关系的特征I自然也未被公开。对比文件未涉及此类晶体管对及其尺寸比较。 |
| **技术特征J**：其特征在于，所述第四晶体管尺寸至少为所述第三晶体管尺寸的两倍。《未公开》 | 无相关描述。 | 同特征I，依赖于未被公开的特征H，且对比文件无相关内容。 |
| **技术特征K**：其特征在于，所述第四晶体管尺寸至少为所述第三晶体管尺寸的四倍。《未公开》 | 无相关描述。 | 同特征I，依赖于未被公开的特征H，且对比文件无相关内容。 |
| **技术特征L**：其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管是场效应晶体管(FET)，且所述第一和第二输入端口是漏极、所述第一和第二输出端口是源极以及所述第一和第二控制端口是栅极。《直接公开》 | 说明书第[0025]段：“...each of the transistors in the embodiments of FIG. 2 and FIG. 3 are N-channel MOSFETs (metal-oxide semiconductor field-effect transistors).”； 附图2明确显示了晶体管62、64的漏极、源极、栅极连接。 | 对比文件明确说明其实施例中的晶体管是N沟道MOSFET（即FET的一种），并且附图2和说明书文字部分清晰地标识和描述了各晶体管的漏极、源极和栅极端子。对于第一晶体管62和第二晶体管64，其输入端口（漏极）、输出端口（源极）和控制端口（栅极）的对应关系与目标专利特征L的描述完全一致。因此，技术特征L被直接公开。 |
| **技术特征M**：其特征在于，所述第二电流至少为所述第一电流的两倍。《未公开》 | 无相关描述。 | 该特征依赖于技术特征F（I2 > I1）的具体量化关系。如前所述，对比文件未公开I2大于I1，更没有公开具体的倍数关系（如两倍）。因此，技术特征M未被公开。 |
| **技术特征N**：其特征在于，所述第二电流至少比所述第一电流大四倍。《未公开》 | 无相关描述。 | 同特征M，对比文件未公开电流大小关系，更未公开四倍的特定比例。因此，技术特征N未被公开。 |
<<<A>>><<<B>>><<<E>>><<<L>>><<<d>>>