对比文件名称：发明申请_US20160139989A1 GLOBAL ERROR CORRECTION
目标专利名称：提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储
本次调用模型名称：DeepSeek最新版模型
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：一种基于处理器的系统。<br>**公开性判断**：**直接公开** | [0017] FIG. 1 is a schematic illustration of an example of a system 100 (e.g., a server system, a computer system, etc.) including a processor 101 (e.g., a central processing unit, etc.) having a global error correction (“GEC”) cache 110 in a memory controller 102.<br>译：图1是系统100（例如，服务器系统、计算机系统等）的示例的示意图，系统100包括处理器101（例如，中央处理单元等），该处理器101在存储器控制器102中具有全局错误校正（“GEC”）缓存110。 | 对比文件明确公开了一种包含处理器101和存储器控制器102的系统100，该系统100即构成一种基于处理器的系统。该特征在对比文件中被直接、明确地记载。 |
| **技术特征B**：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存被配置为提供多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目。<br>**公开性判断**：**隐含公开** | [0017] ... having a global error correction (“GEC”) cache 110 in a memory controller 102.<br>[0020] In response to a memory read operation 140, the system 100 is to use local error detection operation 120 and/or global error correction 130 operation to detect and/or correct an error 104 of a cache line segment 119 of the rank 112 of memory.<br>[0030] The rank 312 includes a plurality of adjacent cache lines A-H each comprised of segments X0-X8, where the data 311, LED data 320, and GEC data 330 are distributed on the chips 316 for each of the adjacent cache lines.<br>译：[0017] ...在存储器控制器102中具有全局错误校正（“GEC”）缓存110。<br>[0020] 响应于存储器读取操作140，系统100使用本地错误检测操作120和/或全局错误校正130操作来检测和/或校正存储器列112的缓存行段119的错误104。<br>[0030] 列312包括多个相邻的缓存行A-H，每个缓存行由段X0-X8组成，其中数据311、LED数据320和GEC数据330分布在各缓存行的芯片316上。 | 1. **DRAM高速缓存**：对比文件中的“GEC cache 110”位于内存控制器中，用于缓存全局错误校正（GEC）数据，其本质是一种高速缓存。对比文件多处涉及对“cache line”（缓存行）的操作（如[0020], [0030]），缓存行是高速缓存的基本条目单位。虽然未明确使用“DRAM高速缓存”一词，但缓存（cache）是DRAM实现的常见形式，本领域技术人员可以合理推断该缓存可由DRAM实现。<br>2. **高带宽存储器的一部分**：对比文件未明确提及“高带宽存储器”。但其背景涉及现代高性能服务器系统和大容量3D堆叠存储器模块（[0013]），追求更高的带宽和性能。本领域技术人员知晓，用于缓存GEC数据以提升访问效率的缓存结构，通常会被设计在靠近处理器或内存控制器的位置，以提供高带宽，这隐含了其为高带宽存储器一部分的可能性。但该点关联性较弱，主要基于整体技术方案的合理推断。<br>3. **多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目**：对比文件明确公开了“cache line”（缓存行）这一高速缓存条目概念（[0030]）。每个缓存行包含“data”（数据311，对应数据存储区域）以及与之关联的“LED data”（本地错误检测数据320）和“GEC data”（全局错误校正数据330）（[0030]）。LED和GEC数据共同构成了对缓存行数据的错误检测与校正保护机制，因此其存储区域共同对应于“错误保护区域”。关于“标记存储区域”，对比文件未明确划分出独立的存储区域用于存储标记（tag）。然而，在高速缓存系统中，每个缓存条目都需要一个标记来标识其对应的主存地址。对比文件在描述缓存行访问时，必然隐含了用于寻址和标识缓存行的机制，这通常由标记实现。本领域技术人员可以合理推断，为了实现缓存功能，系统必然存在用于存储标记的机制或区域，尽管对比文件未明确描述其存储位置（可能集成在地址逻辑或缓存行的元数据中）。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C**：及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存。<br>**公开性判断**：**隐含公开** | [0017] ... including a processor 101 ... having a global error correction (“GEC”) cache 110 in a memory controller 102.<br>[0017] The system 100 also includes LED handler 115 and GEC handler 117 stored in the controller 102 for controlling the error/detection correction in the system 100.<br>译：[0017] ...包括处理器101...在存储器控制器102中具有全局错误校正（“GEC”）缓存110。<br>[0017] 系统100还包括存储在控制器102中的LED处理器115和GEC处理器117，用于控制系统100中的错误检测/校正。 | 1. **DRAM高速缓存管理电路**：对比文件中的“memory controller 102”（存储器控制器）以及其中的“LED handler 115”和“GEC handler 117”共同负责管理对缓存（GEC cache）的存取、错误检测与校正操作，其功能对应于DRAM高速缓存管理电路。<br>2. **位于所述基于处理器的系统的计算裸片上**：对比文件指出处理器101包含具有GEC缓存110的存储器控制器102（[0017]）。在集成电路设计中，内存控制器通常集成在处理器裸片（die）上或作为其紧密耦合的一部分，以实现高效内存访问。虽然对比文件未明确使用“计算裸片”一词，但本领域技术人员根据“处理器101”包含“存储器控制器102”的描述，可以合理推断该管理电路（控制器及处理器）位于处理器芯片（即计算裸片）上。<br>3. **以通信方式耦合到所述DRAM高速缓存**：GEC缓存110位于内存控制器102内部（[0017]），控制器102自然与其内部的缓存110以通信方式耦合（例如通过内部总线或互连）。此外，控制器102还管理对主存（内存模块112/210）的访问，其中也涉及缓存行数据。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D**：所述DRAM高速缓存管理电路经配置以：改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途，以存储所述高速缓存条目的标记及错误检测码EDC而非错误校正码ECC。<br>**公开性判断**：**未公开** | [0021] ...The first layer of protection is local error detection (LED) 120... The second layer of protection is the Global Error Correction (GEC) 130.<br>[0030] ...where the data 311, LED data 320, and GEC data 330 are distributed on the chips 316 for each of the adjacent cache lines.<br>译：[0021] ...第一层保护是本地错误检测（LED）120...第二层保护是全局错误校正（GEC）130。<br>[0030] ...其中数据311、LED数据320和GEC数据330分布在各缓存行的芯片316上。 | 目标专利的核心创新点之一是将错误保护区域的用途从存储ECC改为存储标记和EDC，从而节省单独标记区域的空间。对比文件公开的是两层保护方案：第一层是用于错误检测的LED（相当于EDC），第二层是用于错误校正的GEC（相当于一种ECC）。对比文件中，LED数据320和GEC数据330是**同时存在并存储**在缓存行中的（[0030]），例如数据、LED和GEC分布在芯片上。**并未公开将错误保护区域改为“仅”存储标记和EDC（LED）而“不”存储ECC（GEC）**。相反，其错误保护区域（存储LED和GEC的区域）同时容纳了EDC和ECC。此外，对比文件也完全没有提及在该区域存储“标记”。因此，对比文件既未直接公开也未隐含公开此技术特征。 |
| **技术特征E**：将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中。<br>**公开性判断**：**未公开** | （对比文件未提及标记存储区域，也未提及将其合并到数据存储区域） | 对比文件未提及独立的“标记存储区域”，更未提及将该区域合并到数据存储区域中。如特征B论述，标记的功能可能隐含存在，但其存储形式和位置并未披露。目标专利明确通过合并来消除或减少标记存储区域以节省空间，这一具体技术手段在对比文件中没有任何记载或暗示。因此，该技术特征未被公开。 |
| **技术特征F**：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中。<br>**公开性判断**：**直接公开** | [0020] In response to a memory read operation 140, the system 100 is to ... detect and/or correct an error 104 of a cache line segment 119...<br>[0055] ...the controller may directly write to the memory module (i.e., both data/LED and GEC).<br>译：[0020] 响应于存储器读取操作140，系统100...检测和/或校正缓存行段119的错误104...<br>[0055] ...控制器可以直接写入存储器模块（即，数据/LED和GEC）。 | 对比文件描述了完整的内存读写操作。在写入操作中，数据需要被写入存储器模块的缓存行中（[0055]）。缓存行包含数据段（[0020]的cache line segment 119，[0030]的data 311），这对应于数据存储区域。因此，“将待高速缓存的数据写入...数据存储区域中”这一基本操作被对比文件直接公开。 |
| **技术特征G**：及将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中，而不将ECC写入所述高速缓存条目的所述错误保护区域中。<br>**公开性判断**：**未公开** | [0030] ...where the data 311, LED data 320, and GEC data 330 are distributed on the chips 316 for each of the adjacent cache lines.<br>译：[0030] ...其中数据311、LED数据320和GEC数据330分布在各缓存行的芯片316上。 | 如特征D所述，对比文件中的错误保护相关区域（存储LED和GEC）同时写入了EDC（LED）和ECC（GEC）。目标专利要求“不将ECC写入”，这与对比文件公开的“同时写入LED和GEC”的技术方案相悖。此外，对比文件未提及写入“标记”。因此，该技术特征未被公开。 |
| **技术特征H**：其中所述DRAM高速缓存管理电路经配置为以通写模式操作。<br>**公开性判断**：**未公开** | （对比文件未提及通写（write-through）模式或回写（write-back）模式等具体的缓存写策略。） | 对比文件主要关注内存访问的错误检测与校正机制，并未描述DRAM高速缓存管理电路的具体写策略（如通写模式或回写模式）。通写模式要求数据同时写入高速缓存和后备存储器（如系统存储器DRAM），以保证一致性。对比文件没有涉及这种缓存与主存之间的数据一致性策略。因此，该技术特征未被公开。 |
| **技术特征I**：根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行。<br>**公开性判断**：**未公开** | [0020] ...The system 100 is to check data fidelity in response to memory read operation 140, based on the LED information, to identify a presence of an error 104...<br>[0041] ...the memory controller has to specifically request for GEC data of a detected failed cache line after the LED detects an error.<br>译：[0020] ...系统100响应于存储器读取操作140，基于LED信息检查数据保真度，以识别错误104的存在...<br>[0041] ...在LED检测到错误后，存储器控制器必须专门请求检测到的故障缓存行的GEC数据。 | 对比文件公开了读取缓存行并用LED（EDC）检测错误（[0020]）。但是，当LED检测到错误时，对比文件描述的处理方式是请求并读取GEC数据（一种ECC）来校正错误（[0041]），例如从存储GEC的存储区域读取。**它并未公开“从系统存储器DRAM读取对应于所述高速缓存条目的存储行”**。目标专利该步骤的前提是通写模式下，系统存储器DRAM保有未损坏的数据副本。对比文件既未公开通写模式，也未提及在检测到EDC错误时回退到系统存储器DRAM读取数据。其校正机制依赖于另一套编码（GEC）而非后备存储。因此，该技术特征未被公开。 |
| **技术特征J**：其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对应于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中；将所述高速缓存条目的所述标记写入所述高速缓存条目的标记存储区域中；将所述高速缓存条目的ECC写入所述高速缓存条目的所述错误保护区域中；及设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有经修改数据；及响应于确定所述待高速缓存的数据尚未经修改：设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有未经修改的数据；其中所述DRAM高速缓存管理电路经配置以进一步响应于确定所述待高速缓存的数据尚未经修改，改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途以存储所述高速缓存条目的所述标记及所述EDC而ECC，将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中，且将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中。<br>**公开性判断**：**未公开** | （对比文件未提及回写模式、脏指示符、根据数据是否修改（脏/干净）采用不同的错误保护编码方案（EDC或ECC）、以及与之配套的标记存储区域处理方式。） | 该技术特征描述了一套完整的、基于回写模式和脏指示符的混合错误保护方案：脏数据使用独立标记区域和ECC，干净数据使用合并标记区域和EDC。对比文件完全未涉及以下关键概念：1. **回写模式**；2. **脏指示符**；3. **根据数据是否修改来动态选择使用EDC还是ECC**；4. **与之关联的标记存储区域合并操作**。对比文件的错误保护方案（LED+GEC）是静态应用于所有数据的，不区分数据的干净或脏状态。因此，该技术特征未被公开。 |
| **技术特征K**：根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；基于所述多个脏指示符中对应于所述高速缓存条目的所述脏指示符来确定所述高速缓存条目是否含有经修改数据；响应于确定所述高速缓存条目含有经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC指示数据错误：确定所述数据错误是否为可校正的；响应于确定所述数据错误为可校正的，基于所述ECC校正所述数据错误；及响应于确定所述数据错误并非可校正的，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行；及响应于确定所述高速缓存条目不含经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从所述系统存储器DRAM中读取对应于所述高速缓存条目的所述存储行。<br>**公开性判断**：**未公开** | （对比文件未提及基于脏指示符的读取判断流程，也未提及在ECC错误不可校正时回退到系统存储器DRAM。） | 该技术特征是特征J中回写模式方案在读取时的具体操作流程，其基础是存在“脏指示符”以及根据脏/干净数据使用不同错误保护码（ECC/EDC）。如特征J所述，对比文件未公开脏指示符及混合错误保护方案。因此，这一整套基于脏指示符的复杂读取和错误处理流程在对比文件中没有依据。对比文件的读取错误处理流程是基于LED检测后请求GEC校正，不涉及脏数据判断和回退到系统存储器。因此，该技术特征未被公开。 |
| **技术特征L**：其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德‑所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC。<br>**公开性判断**：**未公开** | （对比文件未提及使用里德-所罗门码作为ECC，也未提及“误码指示符”来区分当前使用的是EDC还是ECC。） | 对比文件描述其GEC（一种ECC）基于奇偶校验（如XOR）或其他代码如BCH（[0023]），但未具体公开使用“里德-所罗门码”。更重要的是，对比文件的方案中LED和GEC是共存的，没有需要用一个指示符来动态区分当前条目使用的是EDC还是ECC的场景（因为两者可能同时存储或GEC在需要时才读取）。目标专利的误码指示符用于支持其混合方案（特征J），而对比文件没有这样的混合方案。因此，该技术特征未被公开。 |
| **技术特征M**：其集成到集成电路IC中。<br>**公开性判断**：**隐含公开** | [0017] ...including a processor 101 (e.g., a central processing unit, etc.) having a global error correction (“GEC”) cache 110 in a memory controller 102.<br>译：[0017] ...包括处理器101（例如，中央处理单元等），该处理器101在存储器控制器102中具有全局错误校正（“GEC”）缓存110。 | 对比文件描述的系统100包含处理器101、内存控制器102及内部的GEC缓存110等组件。本领域技术人员知晓，此类基于处理器的系统，尤其是将内存控制器集成在处理器内的架构，通常被制造为单个或多个集成电路（IC）。因此，可以合理推断该基于处理器的系统能够被集成到IC中。该特征被隐含公开。 |
| **技术特征N**：其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及机动车。<br>**公开性判断**：**隐含公开** | [0017] ...a system 100 (e.g., a server system, a computer system, etc.)...<br>译：[0017] ...系统100（例如，服务器系统、计算机系统等）... | 对比文件明确其系统100可以是服务器系统、计算机系统等。本领域技术人员知道，此类具有处理器、内存控制器和缓存架构的计算系统，其应用范围非常广泛，可以集成到多种电子装置和设备中。虽然对比文件没有列举目标专利权利要求中那么详尽的列表，但“服务器”和“计算机”已明确出现在其示例中，并且从技术原理上讲，该系统的架构可以应用于列表中的其他多种数据处理和通信装置。因此，可以合理推断该基于处理器的系统能够被集成到所述群组的装置中。该特征被隐含公开。 |
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