对比文件的名称：发明专利_JP5745168B2 大型RAMキャッシュ
目标专利的名称：提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储
本次调用的模型名称：gpt-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：一种基于处理器的系统，《隐含公开》 | [0050] “したがって、本発明の一実施形態は、キャッシュとして使用するためのメモリデバイスを構成するための方法を実施するコンピュータ可読媒体を含んでもよい。したがって、本発明は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も、本発明の実施形態中に含まれる。” <br> **译文**：“因此，本发明的一个实施方式也可以包含用于执行构成作为高速缓存使用的存储器件的方法的计算机可读介质。因此，本发明不限于图示的例子，本说明书中记载的用于执行功能的任何手段都包含在本发明的实施方式中。” | 对比文件通篇描述了将低功耗堆叠DRAM系统（例如DRAM系统200）用作高速缓存的系统和方法，该系统包含处理器、主存储器、存储器控制器等典型组件（例如参见图7及相关描述）。虽然未明确写出“基于处理器的系统”这一短语，但本领域技术人员根据对比文件描述的系统构成和功能，能够合理推断出该系统是一个包含了处理器和存储器的计算机系统，即“基于处理器的系统”。因此，技术特征A被对比文件隐含公开。 |
| **技术特征B**：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存被配置为提供多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目，《隐含公开》 | [0022] “実施形態は、セットアソシアティブキャッシュ内で各ページを1つのセットとして扱うことにより、ページベースのDRAMメモリを、タグ付け機構を有するキャッシュと同様のメモリに転換することを実現する。以下、一般性を失わずに、説明は、理解しやすいように、単一のセットを含むキャッシュとして構成された低電力スタック型DRAMシステムの単一のページに焦点を当てる。その際、ページ内の各ラインは、セットアソシアティブキャッシュのウェイとして扱うことができ、タグを各ラインに適用することができる。” <br> [0031] “DRAMシステム200は、データビットと並んでECCビットを記憶するように構成されたページ202を含む。ページ202は、各ラインが64バイト(512ビット)を含む、16ウェイすなわちラインL0〜L15を含む。ラインL1〜L15は、データを記憶するために利用されるが、ラインL0は、メタデータのために割り当てられる。” <br> [0033] “13ビットのタグ情報が、フィールドE1〜E15の各々に記憶され得る。” <br> **译文**：“实施方式通过将基于页面的DRAM存储器作为集合关联高速缓存内的一个集合来处理，将其转换为具有标记机构的高速缓存类似的存储器。以下，在不失一般性的情况下，为了便于理解，将重点放在作为包含单一集合的高速缓存构成的低功耗堆叠型DRAM系统的单一页面上。此时，页面内的每条线可以作为集合关联高速缓存的路来处理，可以将标记应用于每条线。” <br> “DRAM系统200包含被配置为与数据比特并列存储ECC比特的页面202。页面202包含16路即线L0~L15，每条线包含64字节（512比特）。线L1~L15用于存储数据，但线L0被分配给元数据。” <br> “13比特的标记信息可以存储在字段E1~E15的每一个中。” | 对比文件明确描述了将低功耗堆叠DRAM系统（可视为高带宽存储器的一种形式）配置为高速缓存（见[0005], [0010]）。该高速缓存以页面（如页面202）为基本单位，每个页面包含多个“线”（L0-L15，对应高速缓存条目）。其中，线L1-L15用于存储数据（对应数据存储区域），线L0被分配用于存储元数据。元数据字段E1-E15存储了对应数据线的标记（[0033]）和ECC比特（[0032]，其功能包括错误检测和校正）。虽然对比文件未明确将线L0命名为“错误保护区域”，但其存储了用于错误检测/校正的ECC比特，本领域技术人员可以理解其起到了错误保护的作用。同时，标记和ECC比特共同存储在元数据区域（线L0），这实质上构成了一个同时包含标记存储功能和错误保护功能的区域。因此，本领域技术人员可以从对比文件的整体描述中，合理推断出该DRAM高速缓存提供了多个各自包含数据存储区域（线L1-L15）和兼具标记存储与错误保护功能的区域（线L0中的字段E1-E15）的条目。技术特征B被隐含公开。 |
| **技术特征C**：及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存，《隐含公开》 | [0020] “さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行すべき一連の動作に関して説明される。本明細書で説明する様々な動作は、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つもしくは複数のプロセッサによって実行されるプログラム指令によって、または両方の組合せによって実行できることが認識されよう。” <br> [0046] “本方法は、特徴を判定した結果に基づいて、所望の情報がページ内に存在する場合には所望の情報を読むか、または検出してきた可能性がある誤りを訂正するなど、さらなる動作を行うステップを場合によっては含むことができる(図示せず)。” <br> **译文**：“此外，许多实施方式被描述为例如关于应由计算设备的元件执行的一系列动作。应当认识到，本说明书中描述的各种动作可以由特定电路（例如，专用集成电路（ASIC））、由一个或多个处理器执行的程序指令、或两者的组合来执行。” <br> “该方法可以视情况包含基于特征判定结果执行进一步动作的步骤，例如，如果期望信息存在于页面内则读取期望信息，或者校正可能检测到的错误（未图示）。” | 对比文件描述了用于管理DRAM缓存访问的一系列操作和逻辑，例如打开页面、检查元数据中的标记以确定命中/未命中、根据ECC检测/校正错误等（参见[0035], [0040], [0046]）。这些操作需要由某种控制逻辑或电路来执行，对比文件[0020]明确指出这些动作可以由特定电路（如ASIC）或处理器执行的指令来实现。这隐含了存在一个管理电路。虽然未明确说明该电路位于“计算裸片上”，但考虑到低功耗堆叠DRAM通常与处理器紧密集成（如通过TSV接口，见[0047]），且管理功能需要高效执行，本领域技术人员可以合理推断该管理逻辑/电路位于处理器侧（即计算裸片）并与DRAM高速缓存通信耦合。因此，技术特征C被隐含公开。 |
| **技术特征D**：所述DRAM高速缓存管理电路经配置以：改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途，以存储所述高速缓存条目的标记及错误检测码EDC而非错误校正码ECC，《未公开》 | [0032] “フィールドE0〜E15は、それぞれ、ラインL0〜L15のうちの1つに関するメタデータに一意に対応する。他の情報の中でも、フィールドE0〜E15は、ラインL0〜L15に関するECCビットを含み得る。” <br> [0033] “13ビットのタグ情報が、フィールドE1〜E15の各々に記憶され得る。” <br> **译文**：“字段E0~E15各自唯一地对应于线L0~L15中的一条相关的元数据。在其他信息中，字段E0~E15可以包含关于线L0~L15的ECC比特。” <br> “13比特的标记信息可以存储在字段E1~E15的每一个中。” | 对比文件确实公开了在元数据区域（对应错误保护区域）中存储标记（13比特标记信息）和ECC比特。然而，目标专利明确要求使用“错误检测码EDC而非错误校正码ECC”。EDC仅能检测错误，而ECC能够检测并校正错误，两者在功能和技术手段上存在本质区别。对比文件始终使用“ECC”（误り訂正符号），其描述的功能包括错误检测和校正（例如[0021], [0030]提及误り検出および訂正），并未提及或暗示使用仅具备检测功能的EDC来替代ECC。因此，对比文件没有公开使用EDC而非ECC这一技术特征。 |
| **技术特征E**：将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，《未公开》 | [0031] “ラインL1〜L15は、データを記憶するために利用されるが、ラインL0は、メタデータのために割り当てられる。” <br> [0033] “13ビットのタグ情報が、フィールドE1〜E15の各々に記憶され得る。” <br> **译文**：“线L1~L15用于存储数据，但线L0被分配给元数据。” <br> “13比特的标记信息可以存储在字段E1~E15的每一个中。” | 对比文件中，标记（タグ情報）明确存储在专用于元数据的线L0的字段E1-E15中，而数据存储在线L1-L15。标记存储区域（元数据部分）和数据存储区域（数据部分）在物理上是分开的、不同的存储区域（不同的“线”），并未合并。目标专利的“合并”意指消除或整合独立的标记存储区域，使标记与数据共用空间或存储在错误保护区域，从而节省专用标记空间。对比文件的方案并未实现这种合并，它仍然有独立的元数据区域用于存储标记。因此，该特征未被公开。 |
| **技术特征F**：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中，《直接公开》 | [0032] “ラインL1〜L15は、最初に、ページ202内に記憶すべきデータで満たされ得る。” <br> **译文**：“线L1~L15最初可以用要存储在页面202内的数据填充。” | 对比文件直接、明确地描述了将待存储（即待高速缓存）的数据写入DRAM缓存页面（对应多个高速缓存条目）的数据存储区域（线L1~L15）中。该描述与目标专利技术特征F的作用完全相同，都是将数据存入缓存的数据部分。因此，技术特征F被直接公开。 |
| **技术特征G**：及将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中，而不将ECC写入所述高速缓存条目的所述错误保护区域中。《未公开》 | [0032] “フィールドE0〜E15は、それぞれ、ラインL0〜L15のうちの1つに関するメタデータに一意に対応する。他の情報の中でも、フィールドE0〜E15は、ラインL0〜L15に関するECCビットを含み得る。” <br> [0033] “13ビットのタグ情報が、フィールドE1〜E15の各々に記憶され得る。” <br> **译文**：“字段E0~E15各自唯一地对应于线L0~L15中的一条相关的元数据。在其他信息中，字段E0~E15可以包含关于线L0~L15的ECC比特。” <br> “13比特的标记信息可以存储在字段E1~E15的每一个中。” | 如特征D所述，对比文件公开了将标记和ECC写入元数据区域（对应错误保护区域）。但目标专利要求写入的是“EDC”而非“ECC”。由于EDC和ECC是不同的技术手段，对比文件写入的是ECC，因此没有公开“写入EDC”以及“不将ECC写入”这两个限定。该特征未被公开。 |
| **技术特征H**：其中所述DRAM高速缓存管理电路经配置为以通写模式操作。《未公开》 | 未找到相关描述。 | 对比文件通篇未提及“通写模式”（write-through mode）或任何描述保证缓存与主存数据时刻同步的操作模式。其描述的管理操作（如根据标记查找、根据ECC处理错误）并未区分通写或回写模式。因此，该特征未被公开。 |
| **技术特征I**：根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行。《未公开》 | [0046] “本方法は、特徴を判定した結果に基づいて、所望の信息がページ内に存在する場合には所望の情報を読むか、または検出してきた可能性がある誤りを訂正するなど、さらなる動作を行うステップを場合によっては含むことができる(図示せず)。” <br> **译文**：“该方法可以视情况包含基于特征判定结果执行进一步动作的步骤，例如，如果期望信息存在于页面内则读取期望信息，或者校正可能检测到的错误（未图示）。” | 技术特征I是依赖于通写模式（特征H）和EDC使用（特征D、G）的特定操作流程。由于对比文件既未公开通写模式，也未公开使用EDC（而是使用ECC），因此无法从中得出所述的操作配置。对比文件[0046]虽然提到了基于ECC检测错误并可能进行校正，但其上下文并非特指通写模式下的备用数据读取操作。该特征未被公开。 |
| **技术特征J**：其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对应于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中；将所述高速缓存条目的所述标记写入所述高速缓存条目的标记存储区域中；将所述高速缓存条目的ECC写入所述高速缓存条目的所述错误保护区域中；及设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有经修改数据；及响应于确定所述待高速缓存的数据尚未经修改：设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有未经修改的数据；其中所述DRAM高速缓存管理电路经配置以进一步响应于确定所述待高速缓存的数据尚未经修改，改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途以存储所述高速缓存条目的所述标记及所述EDC而ECC，将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中，且将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中。《隐含公开》 | [0043] “さらに、「有効」、「ダーティ」、および「ロック」ビットも、メタデータフィールドに導入することができる。有効およびダーティビットは、古い/修正されたキャッシュラインを追跡および交換するのを支援することができる。” <br> **译文**：“此外，‘有效’、‘脏’、以及‘锁定’比特也可以引入元数据字段。有效比特和脏比特可以帮助跟踪和交换旧的/修改过的高速缓存线。” | 对比文件明确在元数据字段中引入了“脏”（ダーティ）比特，用于跟踪缓存线是否被修改。这对应于技术特征J中的“脏指示符”。脏比特的存在暗示了缓存管理需要区分数据的干净和脏状态，这是回写模式（write-back mode）的典型特征。在回写模式下，脏数据需要特殊处理（如写回主存）。虽然对比文件没有详细描述完整的、如特征J所列的、针对脏/干净数据的不同写入流程（特别是未描述对干净数据采用EDC存储标记等目标专利的特定优化），但本领域技术人员根据对比文件公开的“脏比特”及其作用（跟踪修改），结合缓存管理的基本原理，可以合理推断出该缓存管理系统支持回写模式，并且能够基于脏比特状态对脏数据和干净数据采取不同的管理策略（例如，脏数据可能使用更强的错误保护）。因此，技术特征J中关于回写模式配置、包含脏指示符、以及基于数据是否修改（脏/干净）设置脏指示符的核心思想被对比文件隐含公开。**注意**：特征J后半部分关于对“未经修改数据”采用EDC等特定优化手段的描述，依赖于目标专利的核心发明点（使用EDC、合并标记存储区域），这些在对比文件中未被公开，但该部分作为从属特征，不影响对前序隐含公开特征的判断。 |
| **技术特征K**：根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；基于所述多个脏指示符中对应于所述高速缓存条目的所述脏指示符来确定所述高速缓存条目是否含有经修改数据；响应于确定所述高速缓存条目含有经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC指示数据错误：确定所述数据错误是否为可校正的；响应于确定所述数据错误为可校正的，基于所述ECC校正所述数据错误；及响应于确定所述数据错误并非可校正的，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行；及响应于确定所述高速缓存条目不含经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从所述系统存储器DRAM中读取对应于所述高速缓存条目的所述存储行。《隐含公开》 | [0043] “有効およびダーティビットは、古い/修正されたキャッシュラインを追跡および交換するのを支援することができる。” <br> [0046] “本方法は、特徴を判定した結果に基づいて、所望の情報がページ内に存在する場合には所望の情報を読むか、または検出してきた可能性がある誤りを訂正するなど、さらなる動作を行うステップを場合によっては含むことができる(図示せず)。” <br> **译文**：“有效比特和脏比特可以帮助跟踪和交换旧的/修改过的高速缓存线。” <br> “该方法可以视情况包含基于特征判定结果执行进一步动作的步骤，例如，如果期望信息存在于页面内则读取期望信息，或者校正可能检测到的错误（未图示）。” | 技术特征K描述了一个在回写模式下，结合脏指示符和错误检测码（EDC/ECC）进行读取和错误处理的详细流程。对比文件公开了脏比特用于跟踪修改状态（[0043]），也公开了基于ECC进行错误检测和校正的可能性（[0046]）。虽然对比文件没有给出如此具体、分叉的流程图，但本领域技术人员根据已公开的“脏比特”和“ECC错误处理”这两个要素，结合回写缓存管理的基本常识（脏数据可能仅存在于缓存，干净数据在主存有备份），可以合理推断出：在读取缓存条目时，会先检查其脏状态；对于脏数据，由于主存可能没有最新副本，错误需尽可能在缓存内校正（利用ECC），校正失败则可能导致严重错误；对于干净数据，若检测到错误，可以从主存获取备份。这种推断是基于对比文件已公开信息的合理逻辑延伸。因此，技术特征K的核心构思（基于脏指示符区分处理脏/干净数据的读取错误）被对比文件隐含公开。**注意**：该隐含公开是基于对比文件的“脏比特”和“ECC”进行的推断，而目标专利中对于干净数据使用的是“EDC”，这属于未被公开的具体实现差异，但不影响对整体逻辑流程构思的隐含公开判断。 |
| **技术特征L**：其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德‑所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC。《未公开》 | 未找到相关描述。 | 对比文件虽然提到了ECC比特，但未具体限定其编码类型为“里德-所罗门码”。同时，对比文件也未提及任何用于指示错误保护区域内容是EDC还是ECC的“误码指示符”。其元数据字段存储标记、ECC和状态比特（有效/脏/锁），但未描述此类指示符。因此，该特征未被公开。 |
| **技术特征M**：其集成到集成电路IC中。《隐含公开》 | [0003] “最近の技術の進歩により、大記憶容量および低電力の特徴を有するDRAMシステムを製造することが実現可能になった。たとえば、広い入出力(IO)インターフェースおよびエネルギー効率が高いスタッキングにより、DRAMにおいて、大記憶容量(2GBもの大きさ)、高帯域データ転送、および以前から知られていたものよりも低いレイテンシも有するDRAMシステムの製造が可能になった。” <br> [0047] “さらに、DRAMシステム200などの低電力スタック型DRAMは、広い入出力インターフェース、真性シリコンビア(true silicon via)(TSV)インターフェース、またはスタック型インターフェースを介して処理コアなどのマスタデバイスによってアクセスされ得ることが諒解されよう。” <br> **译文**：“最近的技术进步使得制造具有大存储容量和低功耗特点的DRAM系统成为可能。例如，通过宽输入输出（IO）接口和高能效的堆叠，可以制造出具有大存储容量（大到2GB）、高带宽数据传输以及比以前已知的更短延迟的DRAM系统。” <br> “此外，应当理解，低功耗堆叠型DRAM，例如DRAM系统200，可以通过宽输入输出接口、真硅通孔（TSV）接口或堆叠型接口被处理核心等主设备访问。” | 对比文件描述的“低电力堆叠型DRAM系统”本身是一种先进的存储器技术，其提及的“堆叠”（スタッキング）和“真硅通孔（TSV）接口”都是现代集成电路封装和集成技术。本领域技术人员公知，此类堆叠DRAM通常以多裸片堆叠的形式封装在一个集成电路封装内，或与其他逻辑裸片（如处理器）通过先进封装技术集成。因此，可以合理推断对比文件所描述的整个DRAM缓存系统是集成在集成电路（IC）中的。技术特征M被隐含公开。 |
| **技术特征N**：其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及机动车。《未公开》 | 未找到相关描述。 | 对比文件全文专注于描述DRAM缓存系统本身的结构和操作方法，并未提及或暗示将该系统集成到任何具体的终端设备或应用场景中。没有公开技术特征N所列举的任何特定装置。因此，该特征未被公开。 |
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