对比文件名称：发明授权_US09218182B2 Systems, apparatuses, and methods for performing a shuffle and operation (shuffle-op)
目标专利名称：在SIMD架构中用于通道混洗的混洗器电路
本次调用模型名称：gpt-4o-2024-08-06
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 (段落标号/位置) | 公开性论述 |
| **技术特征A**：《直接公开》<br>一种用于处理数据的装置， | 说明书第[0027]段： “An instruction set, or instruction set architecture (ISA), is the part of the computer architecture related to programming...”<br>第[0167]-[0168]段及图12-16描述了处理器、计算机系统等装置。 | 对比文件通篇描述的是在处理器（如CPU、协处理器）中执行指令的系统和装置。例如，说明书详细描述了处理器核心架构（第[0170]段及图10A-B）、处理器1200（第[0187]段及图12）、以及系统1300、1400、1500、SoC 1600（第[0193]-[0208]段，图13-16）。这些内容明确公开了“一种用于处理数据的装置”。该特征在对比文件中的作用是提供指令执行的硬件平台，与目标专利中作为数据处理载体和混洗操作执行平台的作用相同。 |
| **技术特征B**：《直接公开》<br>所述装置包括：多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置； | 说明书第[0031]段： “Single Instruction Multiple Data (SIMD) refers to a type of instruction that causes a processor to perform an operation on multiple data items.”<br>第[0031]段： “...the bits in a 256-bit register may be specified as a source operand to be operated on as four separate 64-bit packed data elements... This type of data is referred to as packed data type or vector data type...”<br>第[0111]段： “Vector memory instructions perform vector loads from and vector stores to memory, with conversion support. As with regular vector instructions, vector memory instructions transfer data from/to memory in a data element-wise fashion...” | 对比文件明确公开了SIMD架构，其中向量寄存器（如ZMM、YMM、XMM）包含多个数据元素位置（data element positions），每个位置可视为一个“处理通道”。处理器中的执行单元（如ALU 1128，第[0185]段）对每个数据元素执行相同的操作（SIMD），这构成了处理数据的电路。例如，第[0031]段解释了SIMD指令对多个数据项执行相同操作，并将数据元素视为独立的操作单元。因此，对比文件直接公开了以SIMD结构配置的多个处理通道及其处理电路。该特征在对比文件中的作用是实现数据并行处理，与目标专利中实现SIMD并行计算的作用相同。 |
| **技术特征C**：《直接公开》<br>以及混洗器电路，其经配置以：从所述处理通道的源子组接收数据； | 说明书第[0038]段： “The execution of a VSHP{OP} instruction causes a shuffle of a number of data elements, defined by an immediate of the instruction, of a first data element source (for example, a register)...”<br>图1(a)-1(d)及对应说明（第[0050]-[0058]段）展示了VSHP{OP}指令的操作，其中指令对第一源寄存器（如101、105、113、117）的数据元素进行混洗。 | 对比文件中的VSHP{OP}指令明确执行混洗（shuffle）操作。该指令的操作逻辑（由处理器内的执行单元，如功能单元1062，第[0175]段实现）构成了“混洗器电路”的功能。该电路接收的数据来自“第一数据元素源”（a first data element source），即第一源寄存器。该寄存器中的多个数据元素位置构成了“处理通道的源子组”。因此，本领域技术人员可以毫无疑义地得出，对比文件公开了混洗器电路从处理通道的源子组（即第一源寄存器中的多个数据元素位置）接收数据。该特征在对比文件中的作用是获取待混洗的源数据，与目标专利中从指定源子组获取数据以进行后续重排序的作用相同。 |
| **技术特征D**：《直接公开》<br>响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序； | 说明书第[0038]段： “The execution of a VSHP{OP} instruction causes a shuffle of a number of data elements, defined by an immediate of the instruction...”<br>第[0065]段： “The VSHP{OP} instruction (or operations comprising such an instruction such as microoperations) is executed by execution resources such as one or more functional units at 207 to perform a shuffle, defined by the immediate, of the data element positions of the first source...”<br>图1(a)说明： “shuffling is defined as data element position minus the immediate.” | 对比文件中的VSHP{OP}指令本身就是“指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令”。该指令通过一个立即数（immediate）定义混洗量，例如“数据元素位置减去立即数”（src1[j-imm]），这明确是一种根据规则对数据元素位置进行重新排列的操作，即“重排序”。执行该指令的功能单元（执行资源）响应于该指令，对从第一源（源子组）接收的数据执行此重排序操作。因此，该技术特征被对比文件直接公开。该特征在对比文件中的作用是根据指令参数改变数据元素间的相对位置，以服务于后续的算术/逻辑操作，与目标专利中根据混洗指令重排数据以实现通道间数据交换的作用本质相同。 |
| **技术特征E**：《隐含公开》<br>以及将经重排序数据分别输出到全部所述处理通道， | 说明书第[0066]段： “Each operation result is stored in a packed data element position of the destination register that corresponds to the unshuffled data element position of the second source at 209.”<br>图1(a)-1(d)中，混洗并与第二源操作后，结果被存入目的寄存器的各个数据元素位置。 | 对比文件描述了将操作结果存储到目的寄存器的“每个打包数据元素位置”（each packed data element position）。目的寄存器具有与源寄存器相同数量的数据元素位置（即全部处理通道）。虽然操作结果结合了第二源的数据，但混洗后的第一源数据是结果的一部分。将结果写入目的寄存器的所有位置，意味着经处理（包含重排序）的数据被输出到了目的寄存器对应的所有数据元素位置，即“全部所述处理通道”。本领域技术人员从“存储到每个打包数据元素位置”这一描述，可以合理推断出经处理的数据被输出到了所有通道。因此，该特征被隐含公开。该特征在对比文件中的作用是完成计算结果的写回，与目标专利中将混洗结果广播到所有通道的作用类似。 |
| **技术特征F**：《隐含公开》<br>其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中， | 同上，第[0066]段及图1(a)-1(d)。<br>此外，第[0033]段、[0052]段及[0100]段描述了使用写掩码（writemask）来条件性地控制每个数据元素位置的操作和更新。 | 对比文件明确将结果存储在目的寄存器中。目的寄存器中的特定数据元素位置可被视为“处理通道的目的地子组”。虽然默认情况下结果可能写入所有位置，但对比文件同时强调了使用写掩码（write mask）来控制哪些数据元素位置实际被更新（第[0100]段）。当写掩码的某位有效时，对应位置存储结果；这隐含了只有被掩码选中的目的地子组才“将经重排序数据存储于对应寄存器中”。本领域技术人员结合写掩码的教导，可以合理推断出存在一个由掩码定义的“目的地子组”执行存储操作。因此，该特征被隐含公开。该特征在对比文件中的作用是实现条件性结果存储，与目标专利中特定子组存储数据以完成选择性数据传递的作用原理相通。 |
| **技术特征G**：《隐含公开》<br>且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据。 | 说明书第[0100]段： “When merging, vector masks allow any set of elements in the destination to be protected from updates during the execution of any operation... preserving the old value of each element of the destination where the corresponding mask bit has a 0. In contrast, when zeroing vector masks allow any set of elements in the destination to be zeroed during the execution of any operation...” | 对比文件详细描述了写掩码的功能：当掩码位为0时，对应的目的寄存器数据元素位置可以保持旧值（合并掩码）或被清零（清零掩码）。无论是保持旧值还是清零，都意味着该位置不存储来自当前指令操作的新结果（即经重排序并与其他源操作后的数据）。这等效于“丢弃接收的经重排序数据”。结合特征F的论述，未被掩码选中的处理通道（即除目的地子组外的通道）就会执行这种“丢弃”行为。本领域技术人员可以从掩码机制中合理推断出这一技术特征。因此，该特征被隐含公开。该特征在对比文件中的作用是实现计算结果的局部更新或保护，与目标专利中非目标通道丢弃数据以避免错误写入的作用相同。 |
| **技术特征H**：《隐含公开》<br>控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。 | 说明书第[0062]-[0066]段描述了指令的解码（203）和执行（207）过程。<br>第[0100]段： “...the write mask field 770 allows for partial vector operations...”<br>第[0174]段： “The front end unit 1030 includes a branch prediction unit 1032... coupled to a decode unit 1040.” 第[0175]段： “The execution engine unit 1050 includes the rename/allocator unit 1052 coupled to a retirement unit 1054 and a set of one or more scheduler unit(s) 1056... The scheduler unit(s) 1056 is coupled to the physical register file(s) unit(s) 1058.” | 对比文件描述了处理器中包含取指、解码、调度、执行、写回等一系列控制逻辑单元（如前端单元1030、执行引擎单元1050、调度器1056等），这些单元共同构成了“控制器电路”。该控制器电路负责解释和执行VSHP{OP}指令，包括识别立即数（定义混洗）、应用写掩码（定义有效目的地）、并最终控制将结果写入目的寄存器的特定位置。通过配置写掩码，控制器电路“允许”被选中的目的地子组对应的寄存器位置存储结果。本领域技术人员可以从处理器执行指令的完整流程中合理推断出控制器电路的这一配置功能。因此，该特征被隐含公开。该特征在对比文件中的作用是协调指令执行与结果写回，与目标专利中控制数据存储使能的作用相同。 |
| **技术特征I**：《隐含公开》<br>其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述控制器电路经配置以基于偏移确定所述多个排组中的一个的排组标识以及具有所确定排组标识的所述排组中的一个内的处理通道的通道标识，且所述控制器电路经配置以基于所述所确定排组标识和通道标识而允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。 | 说明书第[0038]段及图1(a)说明：混洗量由立即数（imm）定义，操作为 `src1[j-imm]`。<br>第[0065]段： “...perform a shuffle, defined by the immediate, of the data element positions of the first source.” | 对比文件明确使用指令中的立即数（immediate）作为“偏移”来定义混洗操作，即确定源数据元素位置（j-imm）。虽然对比文件没有明确使用“排组”（bank）这一术语对处理通道进行分组，但SIMD架构中的向量寄存器可以逻辑上视为一个包含所有通道（数据元素位置）的集合。本领域技术人员可以理解，基于一个偏移量（立即数）进行计算，本质上就是在确定源数据在整体数据集合中的位置。这个位置可以用类似“排组标识”和“通道标识”的二维坐标来理解（例如，在固定宽度的向量中，位置索引除以每排组通道数得到组ID，取余得到通道ID）。控制器电路（解码和执行逻辑）基于该偏移进行计算，并最终结合掩码允许结果存储到特定位置。因此，该技术方案的核心——基于偏移确定目标位置并控制存储——已被对比文件隐含公开。 |
| **技术特征J**：《未公开》<br>其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个。 | 对比文件未提及将处理通道（数据元素位置）分组为多个“排组”（banks）的概念。VSHP{OP}指令的操作对象是整个源向量寄存器，而非其中一个子集（排组）。其混洗和操作是在单个向量寄存器的所有数据元素上定义的（可能受掩码影响），并未描述从某个排组子集接收数据，然后将结果广播到所有排组的迭代或分段操作模式。 | 对比文件没有公开“排组”这一特定的硬件组织结构。其混洗操作是针对整个向量寄存器宽度一次性定义的，没有揭示目标专利中关键的“分段混洗”思想，即每次仅从一个排组（通道子集）取数，混洗后广播到所有排组，仅允许特定排组中的通道存储。这是目标专利减少硬件互连复杂度的核心。对比文件缺乏对此分组结构和分段广播过程的任何提示或启示。因此，该技术特征未被对比文件公开。 |
| **技术特征K**：《直接公开》<br>其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序。 | 说明书第[0038]段： “The execution of a VSHP{OP} instruction causes a shuffle of a number of data elements, defined by an immediate of the instruction...”<br>第[0060]段： “An exemplary format of this instruction is “VSHP{OP} ZMM1{k1}, ZMM2, ZMM3, IMM” where ... IMM is an immediate value ... defining a shuffle amount...”<br>图1(a)说明： “shuffling is defined as data element position minus the immediate.” | 对比文件清晰且反复地指出，VSHP{OP}指令包含一个立即数（IMM），该立即数定义了混洗的量（shuffle amount）。混洗操作（即重排序）正是基于这个由指令界定的立即数（偏移）来执行的。例如，图1(a)说明“混洗定义为数据元素位置减去立即数”。这直接公开了混洗器电路（指令执行逻辑）基于指令界定的偏移（立即数）将数据重排序。该特征在对比文件中的作用是参数化混洗行为，与目标专利中根据指令参数进行重排序的作用完全相同。 |
| **技术特征L**：《未公开》<br>其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于指示所述处理通道中的每一个将数据输出到所述处理通道中的另一个的所述指令而将从所述处理通道的所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中。 | 对比文件未描述任何迭代或分段操作过程。VSHP{OP}指令被描述为单条指令，其执行一次即完成对整个向量寄存器数据的混洗和操作（第[0065]-[0066]段，图2-3）。没有提及需要多次迭代、从“连续源子组”接收数据、或针对“连续目的地子组”存储。 | 该技术特征描述了目标专利的核心方法：通过混洗器电路的多次迭代（针对连续源/目的地子组）来完成全通道混洗，从而用较小的硬件实现全通道功能。对比文件中的VSHP{OP}指令是一条完备的向量指令，其操作粒度是整个向量，并未揭示这种通过窄硬件多次迭代完成宽操作以节省面积和功耗的设计思想。缺乏对“连续子组”操作模式的任何暗示。因此，该技术特征未被对比文件公开。 |
| **技术特征M**：《未公开》<br>其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将所述多个排组中包含所述处理通道的所述源子组的排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组。 | 对比文件未提及“多路复用器”（MUX）、“多路分用器”（DEMUX）、“输入接口”、“输出接口”等具体用于实现排组间选择性连接和数据广播的电路组件。其架构图（如图10B, 11B, 12）描述的是通用的处理器流水线、执行单元和寄存器文件，未展示目标专利图2中那种连接排组、混洗器、MUX和DEMUX的特定互连结构。 | 该技术特征涉及实现分段混洗和广播功能的具体硬件互连架构。对比文件虽然公开了SIMD处理和执行单元，但完全没有描述这种通过MUX/DEMUX将窄混洗器与多个排组互连以实现数据选择性和广播传输的电路设计方案。这是目标专利减少硬件复杂性的具体实现手段。因此，该技术特征未被对比文件公开。 |
| **技术特征N**：《直接公开》<br>其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道。 | 说明书第[0031]段： “...packed data type or vector data type, and operands of this data type are referred to as packed data operands or vector operands.”<br>图1(a)-1(d)及对应说明中，源寄存器和目的寄存器中存储的都是完整的标量值（如1, 2, 3, 4等）。操作是针对每个数据元素（完整值）进行的。 | 对比文件中的VSHP{OP}指令操作对象是“打包数据”或“向量数据”，即向量寄存器中的每个数据元素位置存储的是一个完整的数据值（例如32位整数、单精度浮点数等）。混洗操作是在这些完整的标量/向量值之间进行的，而不是对数据的子字节部分进行操作。接收、重排序和输出的都是这些完整的数据值。因此，该技术特征被对比文件直接公开。该特征在对比文件中的作用是进行向量级数据操作，与目标专利中处理完整数据值的作用相同。 |
| **技术特征O**：《未公开》<br>其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道。 | 对比文件提及了图形处理器、GPGPU作为处理器的示例或类型之一（例如第[0173]、[0187]、[0197]段），但并未明确将所描述的VSHP{OP}指令或SIMD处理通道限定在或具体实施于一个独立的“图形处理单元（GPU）”中。其描述更侧重于通用处理器核心（可能用于图形或科学计算）。 | 目标专利明确要求装置进一步包括一个GPU，且该GPU包含所述多个处理通道。对比文件虽然可能涵盖GPU应用场景，但并未将权利要求所述的“装置”与“GPU”进行特定关联和限定。说明书和权利要求中描述的装置是更上位的处理器或计算装置。因此，该特定限定特征未被对比文件公开。 |
| **技术特征P**：《直接公开》<br>其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置。 | 说明书第[0167]段： “Processor cores may be implemented in different ways, for different purposes, and in different processors.”<br>第[0187]段及图12描述了“处理器1200”。<br>第[0193]段： “Other system designs and configurations known in the arts for laptops, desktops, handheld PCs, personal digital assistants, ... cell phones, portable media players, hand held devices, and various other electronic devices, are also suitable.”<br>图13-16展示了包含处理器的各种系统。 | 对比文件明确描述了其实施例可应用于“处理器”、“微处理器”（第[0187]段）、“集成电路”（例如SoC 1600，第[0208]段，图16）以及包括“蜂窝电话”（cell phones）在内的各种电子设备（第[0193]段），而蜂窝电话是典型的“无线通信装置”。因此，对比文件直接公开了该装置可以是集成电路、微处理器或无线通信装置中的一者。该特征在对比文件中界定了应用场景，与目标专利中界定装置类型的作用相同。 |
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