**对比文件名称**：发明授权_US5513371A Hierarchical interconnection network architecture for parallel processing, having interconnections between bit-addressible nodes based on address bit permutations
**目标专利名称**：在SIMD架构中用于通道混洗的混洗器电路
**本次调用的模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》** | 说明书第[2]段：“The invention relates generally to interconnection networks for parallel computers.”； 第[2]段：“According to the invention, two new classes of interconnection networks for single instruction stream/multiple data stream (SIMD) parallel computers (and other types of computers to be discussed hereinafter), are described.” | 对比文件整体描述了一种用于并行计算机（包括SIMD并行计算机）的互连网络架构。其发明主题就是一种用于处理数据的装置（即并行计算机），这与技术特征A的上位概念“用于处理数据的装置”相同。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“一种用于处理数据的装置”。 |
| **技术特征B《直接公开》** | 说明书第[2]段：“The new classes of interconnection networks are referred to herein as the hierarchical shuffle-exchange (HSE) and hierarchical de Bruijn (HdB) networks.”； 第[2]段：“An interconnection network for interconnecting 2<sup>n</sup> processors...”； 第[2]段：“...processors operate in a synchronous, SIMD manner.”； 第[2]段：“Each processor has an associated local memory...” (每个处理器必然包含处理数据的电路) | 对比文件明确公开了其网络用于互连多个处理器（即处理通道），并且这些处理器以同步的SIMD方式操作。每个处理器作为数据处理的基本单元，必然包含用于处理数据的电路（如ALU、控制逻辑等，这是处理器的固有组成部分）。因此，对比文件直接公开了多个以SIMD结构配置的处理通道，每个处理通道包含处理数据的电路。 |
| **技术特征C《隐含公开》** | 说明书第[2]段：“A two level HSE computer... includes 2<sup>n</sup> processors... These processors are placed on 2<sup>n-m</sup> chips, with 2<sup>m</sup> processors per chip.”； 第[2]段：“Each processor (x<sub>n-1</sub>, ..., x<sub>0</sub>) is connected to processors (x<sub>n-1</sub>, ..., x<sub>1</sub>, c x<sub>0</sub>!), (x<sub>n-1</sub>, ..., x<sub>m</sub>, x<sub>m-2</sub>, ..., x<sub>0</sub>, x<sub>m-1</sub>) and (x<sub>n-1</sub>, ..., x<sub>m</sub>, x<sub>0</sub>, x<sub>m-1</sub>, ..., x<sub>1</sub>) via the exchange, local shuffle and local unshuffle connections, respectively.” | 在对比文件描述的HSE计算机中，当执行升序（Ascend）算法时，操作是分阶段进行的。例如，在单个芯片（即一个处理器子组）内，首先使用交换（exchange）和本地反洗牌（local unshuffle）连接来处理数据（参见说明书第[2]段对算法的描述）。这意味着在执行这些操作时，网络逻辑（可视为一种混洗功能电路）会从当前芯片内的这组处理器（即处理通道的一个子组，源子组）接收数据进行处理。虽然对比文件未明确使用“从源子组接收数据”的表述，但其描述的算法执行过程（先在芯片内处理）必然隐含了网络从当前活跃的处理器子集（源子组）获取数据这一步骤。 |
| **技术特征D《隐含公开》** | 说明书第[2]段：“In an Ascend algorithm the data items are viewed as forming a linear array... During each stage i, processing is performed on each pair of data items in array locations that differ in bit position i.”； 第[2]段：“In order to implement an Ascend algorithm with N=2<sup>n</sup> data items, the exchange connections are first used to perform the calculations for bit position 0. Then each data item is sent along its local unshuffle connection... This process of using the exchange and local unshuffle connections is repeated m times...” | 对比文件详细描述了在SIMD计算机上执行升序算法的方法。该算法由指令（程序）驱动，其核心操作是在每个阶段`i`，对二进制表示仅在位`i`不同的数据项对进行处理。这实质上是指示某些处理器（其数据项的位`i`不同）将数据输出给对方进行处理。为了实现这一操作，网络利用交换（exchange）和洗牌（shuffle/unshuffle）连接对数据进行重排（例如，先交换再本地反洗牌），以使需要配对的数据项位于可通信的处理器中。虽然对比文件未明确提及“响应于...指令而...重排序”这一具体表述，但在其描述的SIMD算法执行框架下，对数据的重排序操作正是为了响应并实现算法指令所要求的数据配对（输出）关系。因此，本领域技术人员可以合理推断出，网络会响应算法指令对从源子组接收的数据进行重排序。 |
| **技术特征E《直接公开》** | 说明书第[2]段：“Next, each data item is sent along its global unshuffle connection...”； 第[2]段：“...so each data item (x<sub>n-1</sub>, ..., x<sub>0</sub>) is stored in processor (x<sub>m-1</sub>, ..., x<sub>0</sub>, x<sub>n-1</sub>, ..., x<sub>m</sub>).” （数据通过全局连接被发送并存储到其他处理器）； 结合网络连接定义，数据通过连接在处理器间传输。 | 对比文件中，数据通过全局反洗牌（global unshuffle）等连接在不同的处理器之间移动。例如，在执行算法步骤时，一个数据项会从当前处理器通过连接发送到另一个指定的处理器。虽然描述侧重于数据项的最终存放位置，但数据从源处理器经由网络传输到目的处理器的过程，必然意味着网络将（经某种形式重排后的）数据输出到了目的处理器。考虑到网络连接定义了所有处理器间的通信路径，当算法步骤涉及所有处理器参与的数据重排时（如升序算法遍历所有位），可以理解为数据被重排后输出到了全部处理通道。因此，本领域技术人员能够直接得出网络将数据输出到处理通道的结论。 |
| **技术特征F《隐含公开》** | 说明书第[2]段：“All of the global connections are a bits wide and all of the local connections are b bits wide.”； 第[2]段：“Each processor has an associated local memory...”； 第[2]段：“...storing each item x in processor x.” | 对比文件明确每个处理器都有关联的本地内存（local memory），用于存储数据。在算法执行描述中，数据项被存储在处理器中（例如，“storing each item x in processor x”）。当数据通过连接被发送到一个处理器后，它必然需要被存储在该处理器的本地内存中，以便进行后续处理。虽然对比文件没有明确区分“目的地子组”和“非目的地子组”的存储行为，但在其描述的算法中，每个阶段都有特定的处理器对接收并处理（存储）数据。因此，接收了经重排序数据的处理器（即事实上的目的地子组）会将数据存储在其本地内存（可对应于“寄存器”的功能单元）中，这是数据得以被后续处理的前提。 |
| **技术特征G《未公开》** | 未找到相关内容。 | 目标专利中一个关键点是，混洗器电路将数据输出到所有处理通道，但仅目的地子组存储数据，其余通道丢弃数据。这种选择性存储/丢弃机制是为了在窄带宽混洗器下实现正确混洗，避免错误写入，是目标专利解决特定技术问题（减少硬件开销）的核心手段。对比文件描述了数据在处理器间的移动和存储，但完全没有提及或暗示存在“丢弃”数据的处理通道。在对比文件的方案中，数据被路由到指定处理器后即被存储用于计算，不存在广播后仅部分处理器有效存储而其他处理器主动或被动丢弃数据的概念。因此，该特征未被公开。 |
| **技术特征H《未公开》** | 未找到相关内容。 | 技术特征H限定了专门的控制器电路，其功能是允许目的地子组的对应寄存器存储数据。对比文件描述了算法执行的步骤和数据的流动，但并未提及任何用于控制寄存器存储使能的专用控制器电路。数据在处理器间的存储是基于算法逻辑和网络连接自动进行的，没有独立的控制电路来决定哪个处理器的寄存器可以存储当前传输的数据。因此，该特征未被公开。 |
| **技术特征I《未公开》** | 说明书第[2]段：“These processors are placed on 2<sup>n-m</sup> chips, with 2<sup>m</sup> processors per chip. The chips are numbered 0, ..., 2<sup>n-m</sup>-1 and each processor (x<sub>n-1</sub>, ..., x<sub>0</sub>) is placed on chip (x<sub>n-1</sub>, ..., x<sub>m</sub>).” （公开了分组和标识） | 对比文件确实将处理器分组（如芯片、板卡），并使用地址位（如x<sub>n-1</sub>, ..., x<sub>m</sub>）作为排组标识，地址位x<sub>m-1</sub>, ..., x<sub>0</sub>可作为通道标识。其算法也基于这些地址位进行数据路由（偏移隐含在地址位变换中）。然而，技术特征I进一步限定了“控制器电路经配置以基于所述所确定排组标识和通道标识而允许...存储”。如上文对特征H的分析，对比文件缺少这种用于控制存储使能的专用控制器电路及其基于标识的配置功能。数据存储是基于算法步骤自然发生的，而非由一个控制器基于计算出的标识动态地允许或禁止存储。因此，该特征未被公开。 |
| **技术特征J《隐含公开》** | 说明书第[2]段：“The two level computers are designed for packaging technologies... All of the local connections stay within a single chip... The global connections are relatively narrow connections... that may go between chips.”； 第[2]段对HSE计算机的描述：本地连接在芯片内，全局连接在芯片间。算法描述中先在芯片内处理（从该芯片的处理器接收数据），然后通过全局连接将数据移到其他芯片。 | 对比文件的两级HSE计算机中，本地连接局限于单个芯片内，全局连接在芯片间。在执行算法时，首先利用芯片内的本地连接进行处理（如第[2]段描述），这相当于混洗电路（网络功能）从一个芯片（即一个排组）的处理器接收数据。然后，通过全局连接（全局反洗牌）将数据重新放置到其他芯片。虽然对比文件未明确说数据被“输出到排组中的每一个”，但其全局连接实现了数据在不同芯片（排组）间的路由。在算法迭代中，数据会通过全局连接被发送到其他芯片的处理器，这隐含了数据被输出到多个排组（尽管可能并非每次迭代都广播到所有排组，但整体算法流程覆盖了所有排组）。本领域技术人员可以合理推断，为了实现算法要求的全局数据重排，网络需要能够从特定排组接收数据，并将数据输出到其他排组。 |
| **技术特征K《隐含公开》** | 说明书第[2]段：“During each stage i, processing is performed on each pair of data items in array locations that differ in bit position i.”； 第[2]段对HSE网络连接的定义，例如连接到处理器 (x<sub>n-1</sub>, ..., x<sub>1</sub>, c x<sub>0</sub>!) 等。 | 对比文件中升序算法的每个阶段`i`对应处理位`i`不同的数据对。这实际上定义了一种“偏移”关系：对于数据项，其配对项是位`i`取反的项。网络连接（如交换连接连接到c x<sub>0</sub>!）正是为了实现这种基于位取反（一种特定的偏移形式）的配对。虽然对比文件未使用“偏移”这一术语，但其算法核心“按特定位取反进行配对”的本质就是一种基于位位置的偏移操作。网络根据算法阶段（即隐含的指令）所指定的位位置`i`（可视为偏移量）来重排数据，以使对应位取反的数据项能够通过连接进行通信。因此，可以认为对比文件隐含公开了基于指令界定的偏移（即位位置）进行数据重排序。 |
| **技术特征L《隐含公开》** | 说明书第[2]段：“This process of using the exchange and local unshuffle connections is repeated m times in order to perform processing for the m least significant bits.”； 第[2]段：“Next, each data item is sent along its global unshuffle connection... Then the above procedure... is repeated.”； 表1和表2展示了算法的迭代过程。 | 对比文件详细描述了执行升序算法的迭代过程：首先在芯片内处理m个最低有效位（使用交换和本地反洗牌），然后通过全局反洗牌将数据重新放置，接着在新的芯片局部重复处理下m个位，如此循环直到所有位处理完毕。这明确是一个从处理通道的连续源子组（不同芯片或同一芯片在不同迭代阶段激活的处理器集合）接收数据、重排序（通过交换和洗牌操作）、输出的过程。虽然对比文件没有明确说出“连续目的地子组将经重排序数据存储于对应寄存器中”，但其算法描述中，每次迭代后数据都被存储在参与下一阶段处理的处理器（即连续的目的地子组）中。因此，本领域技术人员可以合理推断出该隐含的技术方案。 |
| **技术特征M《未公开》** | 未找到相关内容。 | 技术特征M具体限定了包含多路复用器（MUX）、控制器电路和多路分用器（DEMUX）的特定电路结构，用于实现从特定排组选择数据输入混洗器以及将输出广播到所有排组。对比文件仅从功能和算法层面描述了数据如何在处理器组间流动，并未披露任何关于多路复用器、多路分用器或用于选择性耦合排组到混洗器输入接口的控制器电路的具体硬件实现。因此，该具体的电路装置特征未被公开。 |
| **技术特征N《未公开》** | 未找到相关内容。 | 技术特征N限定了混洗器电路接收、重排序和输出的是“完整标量或向量值”。对比文件在描述数据传输时，提到了连接宽度（a bits wide, b bits wide），但并未讨论所传输数据是标量、向量还是其他粒度，也未强调“完整”性。其关注点在于网络拓扑和算法流程，而非数据传输的具体格式或完整性。因此，该特征未被公开。 |
| **技术特征O《未公开》** | 未找到相关内容。 | 技术特征O将装置进一步限定为包括图形处理单元（GPU），且GPU包含所述多个处理通道。对比文件描述的是通用的并行计算机或处理器网络架构，可能适用于多种计算场景，但全文并未提及图形处理单元（GPU）这一特定类型的装置。因此，该特征未被公开。 |
| **技术特征P《直接公开》** | 说明书第[2]段：“The new HSE and HdB networks are highly regular and scalable and are thus well suited to VLSI implementation.” （VLSI即超大规模集成电路）； 说明书涉及计算机/处理器装置。 | 对比文件明确提到其网络非常适合VLSI（超大规模集成电路）实现。集成电路是技术特征P中列举的装置类型之一。此外，对比文件整体描述的并行计算机装置，其核心组成部分（处理器、互连网络）通常以集成电路或微处理器形式实现。本领域技术人员能够毫无疑义地理解，对比文件所公开的装置可以体现为集成电路或包含微处理器的装置。因此，技术特征P被直接公开。 |
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