对比文件名称：发明公开_CN104051270A 形成半导体结构的方法和半导体器件
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：GPT-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：衬底，包括具有顶表面的本体<br>**《直接公开》** | 说明书中多处提及“基板101”，例如[0031]段：“通过蚀刻基板101…可以形成鳍F1a…”。基板是半导体器件的基底，必然具有顶表面。 | 对比文件明确记载了“基板101”，这对应于目标专利中的“衬底”。本领域技术人员公知，基板/衬底具有用于形成器件结构的顶表面。因此，技术特征A被对比文件直接公开。 |
| 技术特征B：FET器件，包括：源极，设置在所述衬底中<br>**《隐含公开》** | [0057]段：“源极/漏极161a和162a…由此完成半导体器件1。”[0071]段：“第一源极/漏极161和第二源极/漏极162形成在凹槽125中。” | 对比文件描述了FinFET器件及其“源极/漏极”。虽然未明确区分“源极”和“漏极”，但本领域技术人员理解，一个FET器件必然包含源极和漏极这两个端子。说明书[0071]段指出源极/漏极形成在鳍上的凹槽中，而鳍形成于基板（衬底）上，因此可以合理推断源极设置在衬底中。因此，技术特征B被对比文件隐含公开。 |
| 技术特征C：漏极，设置在所述衬底中<br>**《隐含公开》** | 同技术特征B引用内容。 | 理由同技术特征B。对比文件描述的“源极/漏极”包含了漏极这一概念。形成在鳍（位于衬底上）凹槽中的源极/漏极，必然意味着漏极也设置在衬底中。因此，技术特征C被对比文件隐含公开。 |
| 技术特征D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>**《隐含公开》** | [0057]段：“多个有源栅极147_1至147_5形成为交叉多个鳍F1至F13…”。[0071]段：“第一源极/漏极161…第一有源栅极147_1和第二有源栅极147_2设置在第一源极/漏极161的两侧”。 | 对比文件明确公开了“有源栅极”（147_1至147_5），并且描述了源极/漏极（161, 162）形成在相邻有源栅极之间（见[0071]）。这必然意味着有源栅极形成在源极与漏极之间。任何栅极结构都具有物理宽度，因此“具有有源栅极宽度”是本领域技术人员能够毫无疑义地理解的固有属性。因此，技术特征D被对比文件隐含公开。 |
| 技术特征E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>**《未公开》** | [0046]段：“第二场绝缘层115a形成为围绕多个鳍F1a…”。[0057]段：“多个虚设栅极247_1和247_2形成在第一场绝缘层111上”。 | 对比文件公开了场绝缘层（115, 111）和形成在其上的虚设栅极（247_1，247_2），这些可以对应于隔离结构。但是，对比文件完全没有提及“扩散中断”（如SDB）这一特定结构，更没有描述由于邻近隔离结构（或扩散中断）而导致源极和漏极深度不同的情形。目标专利中该特征是为了解决因靠近隔离结构导致外延生长不平整、进而注入深度不同的问题（见背景技术[0008]和具体实施方式[0032]）。对比文件未揭示此问题或相应的深度差异技术特征。因此，技术特征E既未被直接公开，也未被隐含公开。 |
| 技术特征F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>**《未公开》** | [0057]段：“多个虚设栅极247_1和247_2形成在相应的第一场绝缘层111上。”[0064]段：“虚设栅极247_1和247_2形成在第一场绝缘层111上，有源栅极147_1至147_5形成在相应的鳍…上。” | 对比文件公开了“虚设栅极”（247_1，247_2），其对应于目标专利的“伪栅极”。对比文件也描述了虚设栅极形成在场绝缘层（111）上，并且位于有源栅极附近。**然而，对比文件完全没有提及或暗示虚设栅极（伪栅极）的宽度与有源栅极宽度之间的关系。** 目标专利的核心创新点“伪栅极宽度小于有源栅极宽度”（非对称布局）在对比文件中没有任何记载。附图可能显示栅极宽度，但文字部分未进行描述或比较，本领域技术人员无法从对比文件毫无疑义地得出或合理推断出“伪栅极宽度比有源栅极宽度小栅极宽度余裕”这一特定关系。因此，技术特征F未被公开。 |
| 技术特征G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>**《未公开》** | 无相关记载。 | 对比文件全文未提及“源极接触件”或类似结构。因此，技术特征G未被公开。 |
| 技术特征H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>**《未公开》** | 无相关记载。 | 对比文件全文未提及“漏极接触件”。涉及接触件位置、与栅极的间距关系以及隔离余裕与栅极宽度余裕的数学关系（一半）等技术特征，在对比文件中均无任何记载或暗示。因此，技术特征H未被公开。 |
| 技术特征I：其中所述有源栅极宽度为十五(15)纳米(nm)<br>**《未公开》** | 无相关记载。 | 对比文件未给出任何有源栅极宽度的具体数值。因此，技术特征I未被公开。 |
| 技术特征J：其中所述伪栅极宽度为十三(13)nm<br>**《未公开》** | 无相关记载。 | 对比文件未给出任何伪栅极（虚设栅极）宽度的具体数值。因此，技术特征J未被公开。 |
| 技术特征K：以及其中所述隔离余裕为一(1)nm。<br>**《未公开》** | 无相关记载。 | 对比文件未提及“隔离余裕”概念，更无具体数值。因此，技术特征K未被公开。 |
| 技术特征L：其中所述有源栅极宽度为十八(18)纳米(nm)<br>**《未公开》** | 无相关记载。 | 对比文件未给出任何有源栅极宽度的具体数值。因此，技术特征L未被公开。 |
| 技术特征M：其中所述伪栅极宽度为十四(14)nm<br>**《未公开》** | 无相关记载。 | 对比文件未给出任何伪栅极宽度的具体数值。因此，技术特征M未被公开。 |
| 技术特征N：以及其中所述隔离余裕为两(2)nm。<br>**《未公开》** | 无相关记载。 | 对比文件未提及“隔离余裕”概念，更无具体数值。因此，技术特征N未被公开。 |
| 技术特征O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>**《未公开》** | 无相关记载。 | 对比文件未提及“栅极宽度余裕”概念，更无具体数值范围。因此，技术特征O未被公开。 |
| 技术特征P：其中所述有源栅极宽度为十五(15)nm<br>**《未公开》** | 无相关记载。 | 同技术特征I。因此，技术特征P未被公开。 |
| 技术特征Q：以及其中所述伪栅极宽度为十三(13)nm。<br>**《未公开》** | 无相关记载。 | 同技术特征J。因此，技术特征Q未被公开。 |
| 技术特征R：其中所述有源栅极宽度为十七(17)nm<br>**《未公开》** | 无相关记载。 | 对比文件未给出任何有源栅极宽度的具体数值。因此，技术特征R未被公开。 |
| 技术特征S：以及其中所述伪栅极宽度为十四(14)nm。<br>**《未公开》** | 无相关记载。 | 同技术特征M。因此，技术特征S未被公开。 |
| 技术特征T：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>**《未公开》** | 无相关记载。 | 同技术特征O。因此，技术特征T未被公开。 |
| 技术特征U：以及其中所述有源栅极宽度为十八(18)nm。<br>**《未公开》** | 无相关记载。 | 同技术特征L。因此，技术特征U未被公开。 |
| 技术特征V：被集成到集成电路(IC)中。<br>**《直接公开》** | [0108]段：“根据本发明构思的一些实施方式的鳍型FET可以合并到存储器1130、或I/O1120、或其它部分中。”[0109]段：“根据本发明构思的一些实施方式的半导体器件也可应用于在此没有示出的其它IC器件。” | 对比文件明确描述了其半导体器件（包含鳍型FET）可以合并到电子系统的各个部分（如存储器），并应用于IC器件。这直接公开了目标专利的FET单元被集成到IC中。因此，技术特征V被对比文件直接公开。 |
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