**对比文件名称**：发明申请_US20160155739A1 FINFETS AND METHODS OF FORMING FINFETS
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**本次调用的模型名称**：DeepSeek-R1
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>《直接公开》 | 第[0016]段：“The FinFET 30 comprises a fin 36 on a substrate 32. The substrate 32 includes isolation regions 34, and the fin 36 protrudes above and from between neighboring isolation regions 34.”<br>第[0024]段：“The fins 36 may be a part of a substrate (not shown, see 32 in FIG. 1). The substrate may be a semiconductor substrate, a bulk semiconductor, a semiconductor-on-insulator (SOI) substrate, or the like...” | 对比文件明确公开了FinFET形成在衬底（substrate）上，鳍片（fin）从衬底中突出，衬底必然包括具有顶表面的本体。该特征与本领域常规衬底结构一致，被对比文件直接公开。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>《直接公开》 | 第[0016]段：“Source/drain regions 42 and 44 are disposed in opposite sides of the fin 36...”<br>第[0029]段：“The source/drain regions 42 and 44 may be formed in the fins 36.” | 对比文件公开了源极/漏极区域（source/drain regions）形成在鳍片（fins）中，而鳍片是衬底的一部分（参见特征A论述）。因此，“源极设置在衬底中”这一特征被直接公开。 |
| **技术特征C**：漏极，设置在所述衬底中<br>《直接公开》 | 同上，第[0016]段及第[0029]段。 | 与特征B同理，对比文件公开的“源极/漏极区域”包括漏极，且形成在作为衬底一部分的鳍片中。因此，“漏极设置在衬底中”被直接公开。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>《直接公开》 | 第[0016]段：“...gate electrodes 40 are over the gate dielectrics 38.”<br>第[0025]段：“In other embodiments, the gate structure including the gate electrode 40 is an active gate and is formed in a ‘gate-first process’ and will not be replaced.”<br>第[0016]段结构及图示（图1、2A-B）清楚显示，栅极电极40位于源极/漏极区域42和44之间。 | 对比文件不仅公开了栅极电极（gate electrode 40），还明确指出其可以作为有源栅极（active gate）。该栅极必然具有宽度（有源栅极宽度），并且根据FinFET基本结构，其形成在源极区域与漏极区域之间以控制沟道。因此，该特征被直接公开。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>《隐含公开》 | 第[0016]段：“A fin isolation region 46 is formed in the fin 36 under the dummy gate dielectric 48 and the dummy gate electrode 50 such that the dummy gate dielectric 48 directly adjoins at least a portion of the fin isolation region 46. The fin isolation region 46, the dummy gate dielectric 48, and the dummy gate electrode 50 are interposed between source/drain regions 42 and 44 of adjacent FinFET structures...”<br>第[0020]段：“The fins 36 may have one or more fin isolation regions 46 that divide a single fin 36 into several fin portions 36′. The fin isolation regions 46 isolate the separate fin portions 36′...” | 1. **“扩散中断”的公开**：对比文件中的“鳍隔离区域”（fin isolation region 46）形成在鳍片中，用于隔离相邻的FinFET器件（即将单个鳍分成多个独立工作的鳍部分）。其作用与目标专利中“扩散中断”（如SDB）作为隔离结构的核心组成部分相同。<br>2. **位置关系**：该鳍隔离区域46被伪栅极（dummy gate electrode 50）覆盖，并位于相邻FinFET器件的源极/漏极区域之间（见图2A-B）。因此，它必然邻近其中一个FET器件的源极或漏极。<br>3. **深度差异的隐含公开**：对比文件虽未明确记载源/漏深度因邻近隔离区域而不同，但其第[0029]段描述了源/漏区域可通过在鳍片中刻蚀凹槽并外延生长材料形成。本领域技术人员公知，当外延生长区域邻近诸如鳍隔离区或STI等介电材料边界时，由于晶格失配或生长空间限制，会导致外延生长不均匀，从而使得最终形成的源/漏结深度在靠近隔离边界的一侧更深。对比文件图1、2B所示的结构以及第[0023]段伪栅极“帮助控制相邻源/漏区域的外延生长”的记载，暗示了存在这种生长不均匀性。因此，本领域技术人员结合公知常识，能够合理推断出“邻近扩散中断（鳍隔离区）的源/漏深度大于不邻近的源/漏深度”这一技术特征。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>《未公开》 | 第[0016]段：“...a dummy gate electrode 50 is over the dummy gate dielectric 48.” 及 “The dummy gate dielectric 48 and the dummy gate electrode 50 are between the gate dielectrics 38 and the gate electrodes 40.”<br>第[0023]段：“The dummy gate electrode 50 is formed over the fin isolation region 46.” | 对比文件公开了在鳍隔离区域（fin isolation region 46，相当于扩散中断）上方形成伪栅极（dummy gate electrode 50），且该伪栅极位于有源栅极（gate electrode 40）之间（即邻近有源栅极）。**然而，对比文件完全没有提及伪栅极的宽度（伪栅极宽度）与有源栅极的宽度（有源栅极宽度）之间存在任何尺寸关系，更没有公开“伪栅极宽度小于有源栅极宽度”这一非对称布局关系。** 目标专利的核心创新点在于通过有源栅极宽度大于伪栅极宽度的非对称布局来改善栅极控制和隔离，对比文件并未涉及这一特定技术手段。因此，该特征未被公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>《隐含公开》 | 第[0018]段：“FIGS. 2A and 2B illustrate ... contacts 52 and 54...”<br>图2A-B显示接触件52、54与源极/漏极区域42、44连接。 | 对比文件公开了接触件（contacts 52, 54）用于连接源极/漏极区域。虽然未用文字明确描述“源极接触件邻近有源栅极设置在源极上方”，但根据FinFET的标准结构和制造方法，接触件必然设置在源极/漏极区域上方以实现电学连接，并且为了减小串联电阻，通常会尽可能地靠近栅极。本领域技术人员查看图2A-B所示的结构布局，能够毫无疑义地理解并推断出“源极接触件邻近有源栅极设置在源极上方”这一常规且必要的布置。因此，该特征被隐含公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>《未公开》 | 第[0018]段提及接触件52、54，图2A-B显示其位置。 | 对比文件公开了漏极接触件的存在。**但是，目标专利此特征限定了非常具体的位置和尺寸关系**：1）指定与邻近扩散中断的源/漏极相对应的接触件必须设置在“有源栅极与伪栅极之间”；2）该接触件与有源栅极和伪栅极分别有第一距离和第二距离；3）这两个距离之差为“隔离余裕”；4）该“隔离余裕”等于“栅极宽度余裕”（即有源栅极宽度与伪栅极宽度之差）的一半。**对比文件既未公开特征F中的“栅极宽度余裕”，也未描述接触件位于有源栅极与伪栅极之间的特定位置，更没有提及任何关于接触件与栅极之间距离的定量关系或“隔离余裕”的概念。** 这些具体的布局和尺寸关系是目标专利为解决其特定技术问题（如优化隔离、减小漏电流）而设计的，在对比文件中没有依据。因此，该特征未被公开。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>《未公开》 | 无相关记载。 | 对比文件未提及任何有源栅极的具体宽度数值。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>《未公开》 | 无相关记载。 | 对比文件未提及任何伪栅极的具体宽度数值。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>《未公开》 | 无相关记载。 | 对比文件未提及“隔离余裕”概念，更无具体数值。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>《未公开》 | 无相关记载。 | 对比文件未提及任何有源栅极的具体宽度数值。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>《未公开》 | 无相关记载。 | 对比文件未提及任何伪栅极的具体宽度数值。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>《未公开》 | 无相关记载。 | 对比文件未提及“隔离余裕”概念，更无具体数值。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>《未公开》 | 无相关记载。 | 对比文件未提及有源栅极宽度与伪栅极宽度之间的差值（栅极宽度余裕）。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>《未公开》 | 无相关记载。 | 同特征I。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>《未公开》 | 无相关记载。 | 同特征J。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>《未公开》 | 无相关记载。 | 对比文件未提及任何有源栅极的具体宽度数值。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>《未公开》 | 无相关记载。 | 同特征M。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>《未公开》 | 无相关记载。 | 同特征O。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>《未公开》 | 无相关记载。 | 同特征L。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>《直接公开》 | 第[0001]段：“Semiconductor devices comprise integrated circuits that are formed on semiconductor wafers...” | 对比文件开篇即说明所述半导体器件（包括FinFET）构成形成在晶圆上的集成电路。因此，“被集成到集成电路中”这一特征被直接公开。 |
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