对比文件名称：发明申请_US20090164827A1 METHOD AND APPARATUS FOR GENERATING OR UTILIZING ONE OR MORE CYCLE-SWALLOWED CLOCK SIGNALS
目标专利名称：用于使用脉冲吞没技术使分频器同步的方法和装置
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器** <br>**《隐含公开》** | [0045] “a cycle-swallowing counter 350 can be clocked by a source clock signal 320, and incremented as calculated below (depending on the target frequency). ... whenever the counter 460 overflows (turns over), the cycle-swallowing block 470 can swallow (e.g., omit or eliminate) a clock cycle (or pulse) of the source clock signal 320.” <br> [0047] “Suppose a source clock signal 320 has a frequency of 100 (fin=100). ... Suppose the desired frequency of a target clock signal 330 is 70 (fout=70). ... A cycle-swallowing counter 350 prevents R (which is 3 in this example) out of every N (which is 10 in this example) source clock pulses from making it to the target clock signal (i.e., “swallow” R out of every N cycles of the source clock signal).” | 对比文件公开了周期吞没计数器（cycle-swallowing counter），它由源时钟信号（source clock signal）钟控，并通过吞没源时钟信号的周期来生成目标时钟信号（target clock signal）。从功能上看，该计数器接收一个周期信号（源时钟），并通过“吞没”部分周期的方式，输出一个频率降低的信号（目标时钟）。这本质上是一种分频行为，即通过选择性抑制输入脉冲来实现分频。因此，本领域技术人员能够从对比文件公开的周期吞没计数器毫无疑义地得出其包含了被配置为对第一周期信号（源时钟）进行分频以生成第一分频信号（目标时钟）的第一分频器的技术方案。尽管目标专利的分频器可能是除2、除4等固定分频比的分频器，而对比文件的计数器是通过可编程的吞没比率实现任意有理数分频，但“分频”这一上位概念包含了通过吞没脉冲实现分频的具体方式。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B：具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器** <br>**《隐含公开》** | [0038] “Multiple target clock signals may be generated from, for example, a single source clock signal, utilizing multiple cycle-swallowing counters. Each cycle-swallowing counter may generate its corresponding target clock signal.” | 对比文件在第[0038]段明确公开了可以从单个源时钟信号生成多个目标时钟信号，使用多个周期吞没计数器。每个计数器生成其对应的目标时钟信号。这意味着存在至少两个独立的周期吞没计数器（即分频器），每个都接收一个周期信号（可以是同一个源时钟信号或其衍生信号）并进行分频以生成各自的输出信号。因此，本领域技术人员能够合理推断出存在被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器（即第二个周期吞没计数器）。该技术特征被对比文件隐含公开。 |
| **技术特征C：耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位** <br>**《未公开》** | 无相关公开内容。 | 对比文件的核心在于使用周期吞没计数器从源时钟生成目标时钟，并利用计数器内容进行数据重采样。整个说明书中均未提及任何用于比较两个不同分频器（或计数器）输出信号相位的电路或模块。对比文件的“相位”概念仅出现在数据重采样时描述理想时钟与源时钟之间时间偏移的上下文中（例如[0058]段的τ），并非指两个独立生成的实际时钟信号之间的相位差检测。因此，对比文件完全没有公开相位检测电路，也未公开其耦合到两个电路路径并比较两个感测信号相位的技术特征。 |
| **技术特征D：以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号** <br>**《未公开》** | 无相关公开内容。 | 如上所述，对比文件未公开任何相位比较。因此，自然也未曾公开基于相位比较结果（如同相或异相）来生成触发信号的技术特征。在对比文件中，周期吞没的触发（即何时吞没一个周期）是由计数器溢出决定的（参见[0045]），这与两个独立信号的相位差无关。 |
| **技术特征E：耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位** <br>**《隐含公开》** | [0045] “whenever the counter 460 overflows (turns over), the cycle-swallowing block 470 can swallow (e.g., omit or eliminate) a clock cycle (or pulse) of the source clock signal 320. In other words, a clock pulse (or cycle) from the target clock signal 330 is swallowed (e.g., omitted or eliminated)” <br> [0046] “In one aspect of the disclosure, a target clock signal can be viewed as the same as a source clock signal, but with several cycles or pulses (ticks) missing.” | 对比文件明确公开了周期吞没块（cycle-swallowing block）可以吞没（抑制）源时钟信号的周期（脉冲）。这是其核心功能。虽然对比文件中触发吞没的信号是计数器溢出信号，而非来自相位检测电路的触发信号，但“响应于一个触发信号而抑制输入周期信号的脉冲”这一技术手段本身已被公开。本领域技术人员可以理解，无论触发信号来源于计数器溢出还是相位比较，其最终作用于脉冲抑制电路（吞没块）的功能逻辑是相似的：即根据一个控制信号来决定是否吞没输入时钟的脉冲。因此，对比文件隐含公开了“被配置为响应于一个触发信号而将周期信号的脉冲抑制至少一个周期”的电路。然而，需要强调的是，对比文件中脉冲抑制的目的是为了**控制输出频率的平均值**（即实现分频），而目标专利中脉冲抑制的目的是为了**调节分频信号的相位**以实现同步。两者要解决的技术问题和所起的作用不同，但这并不影响该技术手段本身的公开性判断。 |
| **技术特征F：耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。** <br>**《未公开》** | 无相关公开内容。 | 对比文件未公开相位检测电路，因此也未曾公开相位检测电路生成第二触发信号的技术特征。虽然对比文件公开了多个周期吞没计数器可以生成多个目标时钟信号（见特征B的论述），但并未公开这些计数器之间存在任何协调或同步机制，特别是没有公开基于两个输出信号的相位比较结果来触发对另一个计数器输入脉冲的抑制。每个计数器独立工作，基于其自身的计数逻辑决定何时吞没脉冲。因此，该技术特征未被公开。 |
| **技术特征G：其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。** <br>**《未公开》** | 无相关公开内容。 | 对比文件未公开“感测信号”这一概念，更未定义感测信号与分频信号的关系。在目标专利中，感测信号是专门提供给相位检测电路用于相位比较的信号。由于对比文件根本不存在相位检测电路，因此也未曾公开用于相位比较的感测信号就是分频信号本身。该技术特征未被公开。 |
| **技术特征H：其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。** <br>**《未公开》** | 无相关公开内容。 | 同理，对比文件未涉及用于相位比较的感测信号，因此也未曾公开感测信号是分频信号的缓冲版本。该技术特征未被公开。 |
| **技术特征I：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号** <br>**《未公开》** | 无相关公开内容。 | 对比文件描述的架构是源时钟信号直接输入到周期吞没计数器，生成目标时钟信号。没有公开对第一分频器（即第一个周期吞没计数器）的输出再进行一次分频以生成更低频率信号的级联分频结构。此外，如前所述，对比文件未涉及“感测信号”的概念。因此，该技术特征未被公开。 |
| **技术特征J：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。** <br>**《未公开》** | 无相关公开内容。 | 与特征I同理，对比文件未公开级联分频结构，也未涉及“感测信号”的概念。该技术特征未被公开。 |
| **技术特征K：其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。** <br>**《未公开》** | 无相关公开内容。 | 该特征依赖于特征I、F等未被公开的特征（级联分频、基于相位比较的第二触发信号等）。对比文件未公开任何涉及级联分频路径中的脉冲抑制以调节次级分频信号相位的技术方案。该技术特征未被公开。 |
| **技术特征L：进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。** <br>**《未公开》** | 无相关公开内容。 | 该特征涉及对第二周期信号（即第二分频器的输入）的脉冲抑制，并依赖于相位检测电路生成第三触发信号。对比文件未公开相位检测电路，也未公开基于相位比较触发对另一分频器输入信号的脉冲抑制。虽然对比文件有多个计数器，但每个计数器独立吞没自己的输入（源时钟），而不是一个电路的相位检测结果去控制另一个电路的输入脉冲抑制。该技术特征未被公开。 |
| **技术特征M：进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。** <br>**《未公开》** | 无相关公开内容。 | 该特征涉及对第二分频信号（即第二分频器的输出）的脉冲抑制，并依赖于相位检测电路生成第四触发信号。对比文件未公开相位检测电路，也未公开对分频器输出信号进行脉冲抑制的电路。对比文件的周期吞没发生在生成目标时钟信号的过程中，即抑制的是输入到计数器的源时钟脉冲，而不是对已经分频后的信号再进行脉冲抑制。该技术特征未被公开。 |
| **技术特征N：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本** <br>**《未公开》** | 无相关公开内容。 | 与特征I同理，对比文件未公开级联分频结构，也未涉及“感测信号”及其缓冲版本的概念。该技术特征未被公开。 |
| **技术特征O：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。** <br>**《未公开》** | 无相关公开内容。 | 与特征J同理，对比文件未公开级联分频结构，也未涉及“感测信号”及其缓冲版本的概念。该技术特征未被公开。 |
| **技术特征P：进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位** <br>**《未公开》** | 无相关公开内容。 | 对比文件虽然提到可以使用多个周期吞没计数器（对应多个电路路径），但从未公开将这些不同路径的输出耦合到一个公共的相位检测电路进行比较。对比文件的多个计数器是独立工作的，用于生成不同频率的时钟，而不是为了同步它们的相位。该技术特征未被公开。 |
| **技术特征Q：以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号** <br>**《未公开》** | 无相关公开内容。 | 该特征依赖于特征P（相位检测电路耦合到第三路径并进行比较）未被公开。因此，生成针对第三路径的第二触发信号的技术特征也未被公开。 |
| **技术特征R：以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。** <br>**《未公开》** | 无相关公开内容。 | 该特征依赖于特征P和Q未被公开。对比文件未公开基于相位比较结果触发对第三电路路径的输入脉冲抑制。该技术特征未被公开。 |
| **技术特征S：其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲** <br>**《未公开》** | 无相关公开内容。 | 对比文件仅功能性描述了“周期吞没块”（cycle-swallowing block）可以吞没时钟周期，但完全没有公开其具体的电路实现方式，例如使用多个延迟触发器（D触发器）和组合逻辑来生成门控脉冲。图4仅以概念方块图表示吞没块，未揭示其内部结构。因此，该具体电路结构的技术特征未被公开。 |
| **技术特征T：以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。** <br>**《未公开》** | 无相关公开内容。 | 同样，对比文件未公开脉冲抑制电路的具体实现，包括第二组合逻辑以及与第一周期信号对接的门控机制。该技术特征未被公开。 |
| **技术特征U：其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号** <br>**《未公开》** | 无相关公开内容。 | 对比文件未公开任何相位检测电路，因此自然也未曾公开相位检测电路的具体组成部件，如异或逻辑（XOR）。该技术特征未被公开。 |
| **技术特征V：一个或多个低通滤波器，耦合到所述异或逻辑** <br>**《未公开》** | 无相关公开内容。 | 对比文件未公开相位检测电路及其内部组件（如低通滤波器）。该技术特征未被公开。 |
| **技术特征W：以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。** <br>**《未公开》** | 无相关公开内容。 | 对比文件未公开相位检测电路及其内部组件（如比较器），也未公开其生成触发信号。该技术特征未被公开。 |
| **技术特征X：其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。** <br>**《未公开》** | 无相关公开内容。 | 对比文件未公开相位检测电路，因此也未曾公开该电路在特定事件（如复位或电力循环）下才执行相位比较的操作模式。该技术特征未被公开。 |
| **技术特征Y：其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器** <br>**《未公开》** | 无相关公开内容。 | 对比文件全文未提及“同相（I）”和“正交（Q）”信号，也未提及分频器能够生成I和Q版本。其分频器（周期吞没计数器）生成的是单一的目标时钟信号。该技术特征未被公开。 |
| **技术特征Z：以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。** <br>**《未公开》** | 无相关公开内容。 | 与特征Y同理，对比文件未提及生成I/Q信号的分频器。该技术特征未被公开。 |
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