**对比文件名称**：发明申请_US20080197891A1 Frequency synthesizer using two phase locked loops
**目标专利名称**：用于使用脉冲吞没技术使分频器同步的方法和装置
**本次调用模型名称**：深度专利特征比对分析模型
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：** 具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器 <br> **《直接公开》** | 对比文件图3及相应描述（对应段落[0033]-[0035]）公开了整数N锁相环30，其包含分频器34，该分频器接收第一输出频率Fout1信号并输出频率为Fout1/N的信号。分频器34的输入Fout1是由VCO 33生成的第一周期信号，其输出是分频后的信号。 | 对比文件明确公开了一个分频器（分频器34），其接收来自VCO的周期信号（Fout1）并进行分频，生成分频信号（Fout1/N）。该分频器在对比文件技术方案中的作用是实现锁相环的反馈分频，以锁定输出频率为目标。在目标专利中，第一分频器的作用是对周期信号进行分频以生成待同步的信号之一。虽然具体应用目的不同（频率合成 vs. 同步），但“对周期信号进行分频以生成分频信号”这一基本技术特征被对比文件实质公开，本领域技术人员能够毫无疑义地得出。 |
| **技术特征B：** 具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器 <br> **《直接公开》** | 对比文件图6及相应描述（对应段落[0054]）公开了第一L分频器60I和第二L分频器60Q，它们接收来自分数N锁相环40‘的第二输出频率Fout2’信号，并输出具有第三输出频率Fout3的信号（Fout3 = Fout2‘/L）。这构成了至少两个分频器对输入周期信号进行分频。 | 对比文件图6明确示出并描述了多个分频器（60I和60Q），它们分别对来自分数N锁相环的周期信号（Fout2’）进行分频，生成分频信号（Fout3_I, Fout3_Q）。这直接对应于目标专利中具有第二分频器的技术特征。分频器60I/60Q在对比文件中的作用是产生用于后续混频（频率相加）的较低频率信号，而在目标专利中是为了产生待同步的信号。然而，“对周期信号进行分频”这一核心功能被直接公开。 |
| **技术特征C：** 耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位 <br> **《隐含公开》** | 对比文件图3（对应段落[0033]）公开了相位检测器31，其接收参考频率Fref信号和来自分频器34的反馈信号（Fout1/N），并输出对应于两者相位差的电压。图6的架构中，整数N环30和分数N环40‘各自独立工作，其输出最终在混频器50I/50Q中结合。为了确保两个锁相环输出的信号在混频时相位关系确定（例如I/Q正交），本领域技术人员可以合理推断需要对来自不同路径（例如来自分频器60I和60Q）的信号的相位进行比较或控制。 | 对比文件明确公开了相位检测器，用于比较两个信号的相位。虽然对比文件实施例中相位检测器比较的是参考信号与反馈分频信号（用于锁相），而非直接比较两个分频器输出信号的相位以进行同步，但“比较两个信号的相位”这一功能是相位检测器的固有属性。在对比文件图6的架构中，生成了I和Q两路信号，其相位差为90度。本领域技术人员为了确保或验证这种固定的相位关系（例如I/Q正交），完全有可能并且有动机使用相位检测电路来比较来自第一L分频器60I和第二L分频器60Q的输出信号的相位。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D：** 以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号 <br> **《隐含公开》** | 同上，对比文件公开了相位检测器31输出一个与相位差对应的电压信号（见[0033]：“output a voltage corresponding to a phase difference”）。这个电压信号本质上反映了输入信号的相位关系，当相位不同（即异相）时，其输出值会发生变化，可以视为一种“触发信号”。 | 对比文件的相位检测器在检测到相位差时会生成相应的输出信号（电压）。虽然该信号在对比文件中用于控制VCO以锁定频率，但其“在检测到特定相位关系（如同相或异相）时产生一个输出信号”的基本功能已被公开。本领域技术人员能够理解，相位检测器的输出可以被用作一个指示相位状态的触发信号。因此，尽管对比文件没有明确描述“生成触发信号以用于后续脉冲抑制”，但基于其公开的相位检测功能，可以合理推断出“在信号异相时生成一个指示信号（即触发信号）”这一特征。 |
| **技术特征E：** 耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位 <br> **《未公开》** | 对比文件全文未提及任何“脉冲抑制（pulse suppression/swallowing）”电路或技术，也未描述通过抑制输入时钟脉冲来调节分频器输出相位的方法。其分频器（如34, 60I, 60Q）是常规操作，输入信号未被动态门控或抑制。 | 对比文件完全没有公开“脉冲抑制电路”这一核心组件及其功能。其技术方案专注于通过锁相环进行频率合成和通过混频器进行频率相加，分频器的相位关系是通过锁相环的反馈机制或预设的分频器启动点（如[0054]提到通过区分周期起点获得90度相位差）来设定或固定的，而非通过实时检测异相后动态抑制输入脉冲来调节。本领域技术人员无法从对比文件中直接或隐含地得出使用脉冲抑制技术来调节分频信号相位的方案。 |
| **技术特征F：** 耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。 <br> **《未公开》** | 对比文件全文未提及任何“脉冲抑制（pulse suppression/swallowing）”电路。 | 如上所述，对比文件未公开任何脉冲抑制电路，因此更不可能公开针对第二周期信号的第二脉冲抑制电路及其响应于第二触发信号的操作。该特征完全未被公开。 |
| **技术特征G：** 其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。 <br> **《直接公开》** | 对比文件图3中，输入到相位检测器31的一个信号直接来自分频器34的输出（Fout1/N）。图6中，分频器60I和60Q的输出（Fout3_I, Fout3_Q）被直接送入混频器50I和50Q。这些分频器的输出信号可以直接作为感测信号。 | 对比文件明确示出分频器的输出信号被直接使用（用于反馈或频率相加）。这对应于目标专利中感测信号即为分频信号本身的情况。虽然对比文件中这些信号并非全部用于相位比较（图3中用于锁相环反馈，图6中用于混频），但“分频信号作为感测信号”这一技术事实被直接公开。 |
| **技术特征H：** 其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。 <br> **《直接公开》** | 对比文件虽未明确提及“缓冲版本”，但在高频电路设计中，在分频器输出后使用缓冲放大器（buffer amplifier）以驱动后续电路（如相位检测器、混频器）是本领域的公知常识和常规技术手段。对比文件图2、3、6中的功能框图隐含了信号在模块间传递时需要具备合适的驱动能力。 | 虽然对比文件说明书文字未明确记载“缓冲”，但本领域技术人员深知，在实际电路实现中，为了确保信号完整性、提供足够的驱动能力以及隔离负载影响，经常会在分频器输出后添加缓冲放大器。因此，从对比文件公开的“分频器输出信号被送至相位检测器或混频器”这一技术方案中，可以毫无疑义地推断出可以使用缓冲版本的分频信号作为实际使用的感测信号。这属于本领域的直接且常规的实施方式。 |
| **技术特征I：** 进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号 <br> **《未公开》** | 对比文件未公开对第一分频器（如分频器34）的输出信号进行再次分频以生成更低频率信号，并将该再次分频后的信号用作感测信号的技术方案。图6中的L分频器60I/60Q是对分数N锁相环40‘的输出（Fout2’）进行分频，而非对另一个分频器（如整数N环的分频器34）的输出进行分频。 | 对比文件的分频器设置是：整数N环的分频器34在反馈路径中，分数N环的输出经过L分频器60I/60Q。不存在“对第一分频信号（例如Fout1/N）再进行分频以生成第三分频信号，并将该第三分频信号作为感测信号”的级联分频结构用于相位检测。该特征未被公开。 |
| **技术特征J：** 以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。 <br> **《未公开》** | 同上，对比文件未公开此类级联分频结构。分频器60I/60Q的输入是来自VCO 43的Fout2‘，而非来自另一个分频器的输出。 | 该特征要求对第二分频信号（即一个分频器的输出）进行再次分频。对比文件中不存在这样的电路连接关系。 |
| **技术特征K：** 其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。 <br> **《未公开》** | 对比文件未公开任何脉冲抑制电路。 | 该特征依赖于脉冲抑制电路的存在，而对比文件未公开此类电路，因此该特征必然未被公开。 |
| **技术特征L：** 进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。 <br> **《未公开》** | 对比文件未公开任何脉冲抑制电路。 | 同上，该特征涉及脉冲抑制电路，未被公开。 |
| **技术特征M：** 进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。 <br> **《未公开》** | 对比文件未公开任何脉冲抑制电路。 | 同上，该特征涉及脉冲抑制电路，未被公开。 |
| **技术特征N：** 进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本 <br> **《未公开》** | 对比文件未公开对第一分频器的输出进行再次分频的结构。 | 同特征I，级联分频结构未被公开，因此无论感测信号是直接信号还是缓冲版本，该特征均未被公开。 |
| **技术特征O：** 以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。 <br> **《未公开》** | 对比文件未公开对第二分频器的输出进行再次分频的结构。 | 同特征J，该特征未被公开。 |
| **技术特征P：** 进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位 <br> **《未公开》** | 对比文件图6确实具有多个信号路径（整数N环路径和两个L分频器路径），但相位检测器31仅存在于各锁相环内部，用于比较参考信号与反馈信号。没有公开一个独立的相位检测电路同时耦合到多个分频器路径并比较它们输出信号的相位。 | 对比文件没有公开目标专利中那种用于同步多个独立分频器而设置的、集中式的相位检测电路，该电路接收来自多个路径的感测信号并进行相互间的相位比较。对比文件中的相位检测是每个锁相环内部功能的一部分，目的不同且结构不同。 |
| **技术特征Q：** 以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号 <br> **《未公开》** | 由于特征P所述的相位检测电路结构未被公开，因此基于该结构生成针对第三路径的触发信号的特征也未被公开。 | 该特征依赖于特征P的结构，既然特征P未被公开，该特征自然未被公开。 |
| **技术特征R：** 以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。 <br> **《未公开》** | 对比文件未公开任何脉冲抑制电路。 | 该特征涉及脉冲抑制电路，未被公开。 |
| **技术特征S：** 其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲 <br> **《未公开》** | 对比文件未公开任何脉冲抑制电路，因此更不可能公开其具体的内部电路结构，如由延迟触发器和组合逻辑构成的门控脉冲生成电路。 | 该特征描述了脉冲抑制电路的具体实现方式。由于对比文件未公开脉冲抑制这一概念本身，因此其具体电路构成必然未被公开。 |
| **技术特征T：** 以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。 <br> **《未公开》** | 对比文件未公开任何脉冲抑制电路及其内部结构。 | 同上，该特征描述了脉冲抑制电路的另一部分具体结构，未被公开。 |
| **技术特征U：** 其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号 <br> **《隐含公开》** | 对比文件未明确描述相位检测器31的具体内部电路。然而，在电子电路领域，使用异或（XOR）门作为相位检测器的一种常见实现方式是本领域公知常识。异或门的输出脉冲宽度与两个输入信号的相位差成正比。 | 虽然对比文件没有明文指出其相位检测器由异或逻辑构成，但“异或逻辑可用于相位检测”属于本领域技术人员的普遍知识。因此，本领域技术人员在阅读对比文件并看到“相位检测器”时，能够合理推断其一种可能的、常见的实现方式即包括异或逻辑。该特征被隐含公开。 |
| **技术特征V：** 一个或多个低通滤波器，耦合到所述异或逻辑 <br> **《直接公开》** | 对比文件图3（对应段落[0033]-[0034]）明确公开了低通滤波器32，其接收来自相位检测器31的输出电压，并滤除其高频成分。图4同样公开了低通滤波器42。 | 对比文件直接公开了在相位检测器输出端连接低通滤波器的技术特征。在对比文件中，低通滤波器的作用是平滑相位检测器的输出，为VCO提供控制电压。在目标专利中，低通滤波器用于将异或逻辑的输出转换为直流电平以供比较。尽管具体目的略有差异，但“低通滤波器耦合到相位检测输出”这一结构特征被直接公开。 |
| **技术特征W：** 以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。 <br> **《未公开》** | 对比文件中的低通滤波器32/42输出直接用于控制VCO 33/43（见[0034], [0038]），并未提及连接比较器以生成数字化的触发信号。 | 对比文件公开的相位检测输出是模拟电压，直接用于模拟控制（VCO调谐）。目标专利特征W要求将低通滤波器输出连接至比较器以生成数字触发信号，这是一种不同的信号处理路径和输出形式。对比文件没有公开此类比较器电路，也未公开生成数字触发信号用于控制脉冲抑制的环节。 |
| **技术特征X：** 其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。 <br> **《未公开》** | 对比文件未描述其相位检测电路的工作时机与装置复位或电力循环有关。其锁相环中的相位检测器是持续工作的，以维持频率锁定。 | 该特征限定了相位检测操作的特殊触发条件（复位或上电）。对比文件完全没有提及这样的操作时机控制。 |
| **技术特征Y：** 其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器 <br> **《直接公开》** | 对比文件图6及相应描述（对应段落[0054]）公开了第一L分频器60I输出同相（in-phase）信号Fout3_I，第二L分频器60Q输出正交（quadrature）信号Fout3_Q。虽然这是两个独立的分频器，但它们共同实现了对输入信号Fout2‘的分频并产生I和Q两路输出。本领域技术人员可以理解，一个“I/Q分频器”可以视为能产生I和Q两路输出的分频电路，其实现方式可以是单一电路模块或由两个相位关联的分频器构成。 | 对比文件明确公开了能够生成同相和正交版本分频信号的分频器组（60I和60Q）。这实质上公开了目标专利中“第一I/Q分频器”的功能：产生具有固定相位关系（此处为90度）的同相和正交分频信号。虽然对比文件中以两个独立分频器的形式示出，但这是一种常见的I/Q信号生成实现方式，与本领域技术人员对“I/Q分频器”的理解一致。 |
| **技术特征Z：** 以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。 <br> **《直接公开》** | 同上，对比文件图6中的第一L分频器60I和第二L分频器60Q作为一个整体，对来自分数N环40’的信号Fout2‘进行分频，并产生I和Q两路输出Fout3_I和Fout3_Q。在目标专利的语境中，可以将60I和60Q视为共同构成了一个能产生I/Q输出的分频器单元。若需要第二个类似的I/Q分频器，对比文件图6架构本身只展示了一组。但本领域技术人员基于对比文件公开的“使用I/Q分频器（组）产生正交信号”这一技术手段，能够毫无困难地将其应用于其他信号路径（例如，假设整数N环30的输出也经过类似的I/Q分频处理），因为这是无线通信中生成正交信号的常规需求。从宽松的隐含公开判断标准看，对比文件至少部分公开了I/Q分频器这一组件，其可以与其他对比文件组合或由本领域技术人员扩展应用。为谨慎起见，基于对比文件已明确公开了产生I/Q信号的分频器组这一事实，判断该特征被直接公开（针对第一分频器），且其技术手段可直接应用于第二分频器。 | 对比文件已经公开了用于生成I和Q分频信号的分频器装置。虽然其实例中主要描述了对分数N环输出进行分频产生I/Q信号，但“使用分频器生成同相和正交版本信号”这一技术特征本身已被充分公开。本领域技术人员能够理解，同样的分频器结构可以应用于不同的信号路径。因此，第二分频器也可以是I/Q分频器这一特征，可以被认为已由对比文件公开的技术手段所涵盖。 |
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