对比文件名称：发明申请_US20080079501A1 TECHNIQUE FOR SWITCHING BETWEEN INPUT CLOCKS IN A PHASE-LOCKED LOOP
目标专利名称：用于使用脉冲吞没技术使分频器同步的方法和装置
模型名称：DeepSeek
作为资深专利代理师，我将基于对目标专利说明书和对比文件说明书的理解，对目标专利权利要求的各技术特征进行公开性评估。目标专利的核心在于使用脉冲吞没（抑制）技术，通过检测并调节不同电路路径中分频器输出的相位差，使其同步。对比文件涉及锁相环（PLL）在输入参考时钟之间切换时减少相位毛刺的技术，其核心是通过生成并注入相位差补偿信号来抵消切换引起的相位差。
以下是严格按照目标专利权利要求划分创建的特征比对表格：
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器<br>**《直接公开》** | 第0030段：“Dividers 102, 104, and 106 have programmable divide values N3, N2, and N1, respectively.” <br>图1A示出了包括分频器102、104、106的PLL。 | 对比文件明确公开了具有分频器（例如反馈分频器104）的电路路径，该分频器被配置为对信号（例如VCO输出）进行分频以生成分频信号（例如反馈时钟FBCLK）。这对应于目标专利中对周期信号进行分频以生成分频信号的分频器。技术特征被直接公开。 |
| **技术特征B**：具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器<br>**《直接公开》** | 第0038段：“Phase detector 332 monitors the phase difference between CLK2 and FBCLK2, which is a frequency divided version of the output of controllable oscillator 328 (e.g. by divider 304 and divider 307).” | 对比文件公开了另一条路径，其中分频器（304和307的组合）对可控振荡器328的输出（可视为第二周期信号）进行分频，生成第二分频信号FBCLK2。技术特征被直接公开。 |
| **技术特征C**：耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位<br>**《直接公开》** | 第0038段：“Phase detector 316 monitors the phase difference between CLK1 and FBCLK1... Phase detector 332 monitors the phase difference between CLK2 and FBCLK2.” <br>图3示出了相位检测器316和332。 | 对比文件公开了相位检测器（316， 332），它们分别耦合到包含分频器（生成FBCLK1， FBCLK2）的路径。虽然其直接比较的是输入时钟（CLK1， CLK2）与各自的分频反馈信号（FBCLK1， FBCLK2），但FBCLK1和FBCLK2本身就是基于第一、第二分频信号（经过分频的VCO输出）。更重要的是，在切换前，一个反馈信号（如FBCLK2）被锁定到非选中的输入时钟（CLK1），此时相位检测器332检测的正是FBCLK2（基于第二分频信号）与CLK2之间的相位差，这隐含了比较两个不同路径信号（其中一个基于分频信号）相位的概念。但从最宽泛的功能定义看，相位检测电路执行了“比较基于分频信号的感测信号的相位”这一动作。本领域技术人员可以毫无疑义地理解，相位检测器316和332共同工作，实质上监测和比较了涉及两个分频路径的相位信息。因此，该特征被直接公开。 |
| **技术特征D**：以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号<br>**《隐含公开》** | 第0038段：“Phase detector 332 monitors the phase difference between CLK2 and FBCLK2...” <br>第0040段：“phase-difference signal 335 indicates the phase difference between input clock signal CLK1 and input clock signal CLK2.” | 对比文件中的相位检测器（如332）在检测到相位差时会生成相位差信号（如335）。当从CLK1切换到CLK2时，如果CLK2与当时锁定到CLK1的FBCLK2异相，相位检测器332就会输出一个非零的相位差信号335。该信号可以被视为一种“触发信号”，指示了异相状态。虽然该信号在对比文件中用于驱动补偿电路而非直接触发脉冲抑制，但其作为“相位差存在”的指示功能是相同的。本领域技术人员能够合理推断，检测到异相状态并生成一个指示信号（触发信号）是相位检测电路的固有功能。因此，该特征被隐含公开。 |
| **技术特征E**：耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位<br>**《未被公开》** | 无对应原文。对比文件未描述通过抑制（吞没）输入到分频器的周期信号的脉冲来调节分频器输出相位。 | 这是目标专利的核心——脉冲吞没技术。对比文件中完全没有公开任何“脉冲抑制电路”。其相位调节机制完全不同：是通过向锁相环的滤波器节点注入一个相位差补偿信号（如741， 参见第0048-0050段，图6）来抵消相位差，从而缓慢调整VCO频率/相位，而不是通过门控（抑制）输入到分频器的时钟脉冲来立即改变分频器的输出相位。两种技术原理和作用机制有本质区别。因此，该特征既未被直接公开，也未被隐含公开。 |
| **技术特征F**：耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。<br>**《未被公开》** | 无对应原文。 | 该特征依赖于技术特征E中定义的“脉冲抑制电路”。由于对比文件未公开任何脉冲抑制电路，因此针对第二周期信号的相应脉冲抑制电路及功能也未被公开。 |
| **技术特征G**：其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。<br>**《直接公开》** | 第0038段：“...FBCLK1, which is a frequency divided version of the output of controllable oscillator 328...” <br>“...FBCLK2, which is a frequency divided version of the output of controllable oscillator 328...” | 对比文件中，相位检测器316和332接收的反馈信号FBCLK1和FBCLK2正是由分频器（304/306和304/307）生成的分频信号。因此，第一感测信号（FBCLK1）就是第一分频信号，第二感测信号（FBCLK2）就是第二分频信号。技术特征被直接公开。 |
| **技术特征H**：其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。<br>**《隐含公开》** | 无明确提及“缓冲版本”的原文。但分频器输出在实际电路中通常可能经过缓冲后再送至其他电路。 | 虽然对比文件未明确说明FBCLK1和FBCLK2是“缓冲版本”，但本领域技术人员知道，在集成电路中，分频器的输出在驱动后续电路（如相位检测器）时，常常会经过缓冲级以提供驱动能力、隔离负载或调整电平。因此，从分频器输出到相位检测器输入之间的信号可以被合理地视为分频信号的“缓冲版本”。该特征被隐含公开。 |
| **技术特征I**：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号<br>**《未被公开》** | 无对应原文。 | 对比文件中的分频器是用于将VCO输出分频至输入参考时钟频率，未公开对已有的分频信号（如FBCLK1）进行进一步分频以生成更低频率信号（第三分频信号），并将该更低频率信号用作感测信号的结构。目标专利此特征涉及级联分频以进行相位检测。对比文件未公开该方案。 |
| **技术特征J**：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。<br>**《未被公开》** | 无对应原文。 | 与技术特征I同理，对比文件未公开对第二分频信号进行进一步分频的结构。 |
| **技术特征K**：其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**《未被公开》** | 无对应原文。 | 该特征依赖于技术特征I、J及脉冲抑制电路的存在。由于对比文件未公开级联分频器结构，也未公开任何脉冲抑制电路，因此该特征未被公开。 |
| **技术特征L**：进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。<br>**《未被公开》** | 无对应原文。 | 该特征涉及额外的脉冲抑制电路，用于抑制第二周期信号。对比文件未公开任何脉冲抑制电路，因此该特征未被公开。 |
| **技术特征M**：进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。<br>**《未被公开》** | 无对应原文。 | 该特征涉及对第二分频信号本身的脉冲抑制。对比文件未公开任何脉冲抑制电路，也未公开对分频信号（相对于原始周期信号）进行脉冲抑制的操作。因此该特征未被公开。 |
| **技术特征N**：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本<br>**《未被公开》** | 无对应原文。 | 与技术特征I类似，对比文件未公开级联分频器结构。同时，也涉及“缓冲版本”，但核心的级联分频方案未被公开，因此该整体特征未被公开。 |
| **技术特征O**：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。<br>**《未被公开》** | 无对应原文。 | 与技术特征J类似，对比文件未公开级联分频器结构。因此该特征未被公开。 |
| **技术特征P**：进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位<br>**《未被公开》** | 对比文件提到了多个输入时钟（CLK1， CLK2），但其系统是关于在两个输入之间切换，而不是同步三个或更多并行的振荡器/分频器路径。虽然可以扩展至更多输入，但说明书中未具体描述对第三路径的分频信号进行相位比较的电路配置。 | 目标专利此特征扩展至三个或更多电路路径的同步。对比文件虽然涉及两个输入时钟路径，但其相位检测是每个路径独立与自己的反馈信号比较，用于构建补偿值，而不是用于将多个独立分频器的输出相互比较以实现同步。本领域技术人员不能从对比文件中毫无疑义地得出或合理推断出这种用于多路径同步的相位比较配置。因此该特征未被公开。 |
| **技术特征Q**：以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号<br>**《未被公开》** | 无对应原文。 | 该特征依赖于技术特征P的配置。由于技术特征P未被公开，此生成针对第三路径的触发信号的特征也未被公开。 |
| **技术特征R**：以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**《未被公开》** | 无对应原文。 | 该特征依赖于技术特征P、Q及脉冲抑制电路的存在。由于前述特征及脉冲抑制电路均未被对比文件公开，此特征也未被公开。 |
| **技术特征S**：其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲<br>**《未被公开》** | 无对应原文。 | 这是目标专利中脉冲吞没电路的具体实现细节（参见图7）。对比文件完全没有涉及使用延迟触发器和组合逻辑来生成门控脉冲以抑制时钟脉冲的电路。因此该特征未被公开。 |
| **技术特征T**：以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。<br>**《未被公开》** | 无对应原文。 | 这是脉冲吞没电路具体实现的另一部分。对比文件未公开任何类似的通过逻辑门控来抑制时钟脉冲的电路。因此该特征未被公开。 |
| **技术特征U**：其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号<br>**《未被公开》** | 无对应原文。对比文件的相位检测器（316，332）未描述其内部结构为异或逻辑。 | 目标专利公开了使用异或门进行相位检测的具体电路（图8）。对比文件虽然描述了相位检测功能，但未公开其使用异或逻辑实现。本领域技术人员知道相位检测器可以有多种实现方式（如鉴频鉴相器），不能从对比文件中毫无疑义地得出或合理推断出其必然使用异或逻辑。因此该特征未被公开。 |
| **技术特征V**：一个或多个低通滤波器，耦合到所述异或逻辑<br>**《隐含公开》** | 第0039段：“The analog-to-digital converter (e.g., sigma-delta ADC 337, or other suitable analog-to-digital converter) converts the analog phase-difference signal summed with the DC offset to a digital value that is provided to the decimator 339...” <br>第0048段类似。图4、6示出了抽取器/滤波器。 | 对比文件中，相位差信号（模拟或数字）被送至抽取器/滤波器（如339， 723， 739， 参见图4）或环路滤波器（726）。抽取器和环路滤波器都具有低通滤波功能，用于平滑或平均相位差信号。虽然这些滤波器并非直接耦合到异或逻辑（因为异或逻辑未被公开），但“低通滤波器耦合到相位检测输出”这一架构概念在对比文件中是存在的。本领域技术人员可以理解，在相位检测系统中，使用低通滤波器来处理相位差信号是常见技术手段。因此，该特征被隐含公开。 |
| **技术特征W**：以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。<br>**《未被公开》** | 无对应原文。对比文件未描述使用比较器来生成数字触发信号。其相位检测输出是模拟电荷泵电流或经过ADC后的数字字。 | 目标专利中比较器用于将滤波后的信号与阈值比较以生成数字触发信号（图8）。对比文件的相位检测输出是连续的相位差表示（模拟电流或数字字），并非通过比较器生成的离散触发信号。该特征未被公开。 |
| **技术特征X**：其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。<br>**《未被公开》** | 无对应原文。对比文件未提及相位检测操作仅在复位或电力循环时触发。其相位检测是持续进行的，用于维持锁相环锁定和准备补偿值。 | 目标专利此特征限定了相位检测和同步操作的一个特定触发条件。对比文件未公开这一特定的操作时机限制。因此该特征未被公开。 |
| **技术特征Y**：其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器<br>**《未被公开》** | 无对应原文。 | 目标专利提及了I/Q分频器，用于生成同相和正交信号。对比文件中的分频器是常规的除N分频器，未提及生成I/Q信号。因此该特征未被公开。 |
| **技术特征Z**：以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。<br>**《未被公开》** | 无对应原文。 | 与技术特征Y同理，对比文件未公开生成I/Q信号的分频器。因此该特征未被公开。 |
### 结论与代码输出
根据以上分析：
- **直接公开**的技术特征有：A, B, C, G。
- **隐含公开**的技术特征有：D, H, V。
- **其余技术特征（E, F, I, J, K, L, M, N, O, P, Q, R, S, T, U, W, X, Y, Z）均未被对比文件公开**，既非直接公开也非隐含公开。
因此，在回答结尾插入的代码应为：
<<<A>>><<<B>>><<<C>>><<<G>>><<<d>>><<<h>>><<<v>>>