**对比文件名称**：发明申请_US20050186920A1 Apparatus for and method of noise suppression and dithering to improve resolution quality in a digital RF processor
**目标专利名称**：用于使用脉冲吞没技术使分频器同步的方法和装置
**本次调用的模型名称**：GPT-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器<br>**未公开** | 对比文件图6中描述了ADPLL，其核心是数字控制振荡器（DCO）208，它生成RF振荡器时钟CKV。文中提到：“The oscillator core (not shown) operates at twice the 1.6-2.0 GHz high band frequency, which is then divided for precise generation of RX quadrature signals.”（第[0068]段）此外，分数-N分频器是该领域公知的组件（例如，背景技术第[0006]段和图1中的分频器18）。 | 对比文件公开了分频器的存在，例如用于从振荡器生成RX正交信号或作为分数-N合成器的一部分。然而，目标专利中的“第一分频器”是其特定同步方案的一部分，用于对“第一周期信号”（例如来自VCO的缓冲信号）进行分频以生成用于本地振荡器路径的“第一分频信号”。对比文件中的分频器（例如用于生成RX正交信号或用于频率合成）在整体技术方案中的作用是频率合成或信号生成，而非专门用于在独立路径中生成待同步的LO信号。两者的目的和上下文不同。对比文件没有公开一个配置为如目标专利权利要求所述、作为特定“第一电路路径”一部分的“第一分频器”。因此，技术特征A未被直接公开。本领域技术人员也无法从对比文件公开的分频器功能，合理推断出目标专利中为解决分频器相位同步问题而设置的特定分频器路径。因此，技术特征A也未被隐含公开。 |
| **技术特征B**：具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器<br>**未公开** | 同上，对比文件公开了分频器的使用（第[0068]段、第[0006]段）。在接收机实施例（图11）中，使用了整数时钟分频器94、96、98和分数（或整数）分频器100来从LO 92（其时钟来自或同步于CKV）生成时钟。 | 对比文件公开了多个分频器的存在，例如在接收机路径中用于生成不同频率的时钟。但是，目标专利中的“第二分频器”是与“第一分频器”在独立且并行的“第二电路路径”中，用于生成需要与第一分频信号同步的“第二分频信号”。对比文件中的分频器（如图11中的分频器94、96、98、100）用于数据路径中的时钟分频以进行信号处理，其目的并非生成需要彼此相位同步的多个LO信号。对比文件没有描述两个独立路径中的分频器，其输出需要被同步。因此，技术特征B未被直接公开。对比文件中分频器的设置目的与目标专利不同，本领域技术人员无法从中推断出为解决分频器相位同步问题而设置的第二个独立分频器路径。因此，技术特征B也未被隐含公开。 |
| **技术特征C**：耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位<br>**未公开** | 对比文件没有描述任何用于比较两个分频信号相位的电路。其核心同步/重定时机制使用了一个重定时元件（如触发器50，图3，第[0062]-[0063]段），该元件用CKV时钟对FREF时钟进行采样，以产生重定时的CKR时钟，使CKR边沿与CKV边沿同步。这涉及对参考时钟和振荡器时钟进行时间对齐，而非比较两个独立分频器输出的相位。时间数字转换器（TDC）48（图8，第[0081]段）用于测量FREF和CKV之间的时间差，但其目的是计算量化误差用于PLL，而不是检测两个分频信号之间的相位差以触发相位调节。 | 目标专利的相位检测电路专门用于比较来自两个独立分频器路径的信号的相位。对比文件完全没有公开这样的相位比较功能。其重定时机制（CKV采样FREF）的目的是消除注入牵引噪声，实现整个系统的时钟同步，而不是检测和校正两个分频器输出之间的相位差。TDC的功能是测量时间延迟用于PLL反馈控制，与检测两个信号是同相还是异相并据此生成触发信号的相位检测电路有本质区别。因此，技术特征C未被直接公开。对比文件的技术方案中不存在对两个分频信号进行相位比较的需求或启示，本领域技术人员无法从中隐含推断出这样的相位检测电路。因此，技术特征C也未被隐含公开。 |
| **技术特征D**：以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号<br>**未公开** | 对比文件没有描述任何基于相位比较结果生成触发信号的电路或操作。 | 生成触发信号是目标专利相位检测电路在检测到相位差后的直接输出动作，用于启动脉冲抑制。对比文件的整个技术方案中均未涉及此类触发信号。重定时操作是连续进行的（用CKV采样FREF），TDC的输出是用于PLL环路的量化误差值，均非基于“异相”条件生成的“触发信号”。因此，技术特征D未被直接公开。由于对比文件根本没有公开相位比较，自然也就不可能隐含公开基于比较结果生成触发信号。因此，技术特征D也未被隐含公开。 |
| **技术特征E**：耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位<br>**未公开** | 对比文件完全没有提及抑制（吞没）时钟脉冲以调节分频信号相位的任何电路或技术。其调节时钟关系的机制是“重定时”（retiming），即使用触发器将FREF的边沿与CKV的边沿对齐（第[0063]段），这本质上是重新采样和同步，并非抑制输入信号的脉冲。 | “脉冲抑制”是目标专利的核心技术手段，通过有选择地吞没输入到分频器的时钟脉冲来改变其输出相位。对比文件采用完全不同的技术手段——“重定时”来实现时钟同步。两者原理截然不同。对比文件中没有任何电路被配置为响应于一个触发信号去抑制周期信号的脉冲。因此，技术特征E未被直接公开。本领域技术人员从对比文件的“重定时”技术中，无法合理推断出“脉冲抑制”这一不同的技术方案。因此，技术特征E也未被隐含公开。 |
| **技术特征F**：耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。<br>**未公开** | 对比文件没有描述任何第二脉冲抑制电路，也没有描述基于相位比较生成第二触发信号。 | 技术特征F是技术特征E在第二路径上的延伸。既然对比文件没有公开相位检测、触发信号生成以及第一脉冲抑制电路，那么同样也没有公开用于第二路径的第二脉冲抑制电路和相应的第二触发信号生成机制。因此，技术特征F未被直接公开，也未被隐含公开。 |
| **技术特征G**：其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。<br>**未公开** | 对比文件没有定义或使用“感测信号”这一概念。其重定时操作直接使用原始时钟（FREF和CKV），TDC测量的是FREF和CKV边沿之间的延迟。 | 技术特征G限定了相位检测电路比较的对象就是分频器直接输出的信号。对比文件不涉及比较两个分频器输出信号，因此自然没有公开“感测信号就是分频信号”这一具体限定。因此，技术特征G未被直接公开，也未被隐含公开。 |
| **技术特征H**：其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。<br>**未公开** | 对比文件没有定义或使用“感测信号”或“缓冲版本”的概念。 | 与技术特征G类似，这是对感测信号来源的进一步限定。由于对比文件未公开相位比较以及感测信号的概念，该限定也未被公开。因此，技术特征H未被直接公开，也未被隐含公开。 |
| **技术特征I**：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号<br>**未公开** | 对比文件描述了分频器的级联使用。例如，在图11的接收机中，LO 92的时钟经过分频器94、96、98进行分频（第[0090]段）。然而，这些分频器用于生成处理数据所需的时钟，并非用于生成被馈送到相位检测电路的“感测信号”。 | 目标专利中设置第三分频器的目的是为了获得更低频率的信号用于相位检测，或者用于同步不同频带的LO信号（参见说明书第[0065]-[0066]段）。对比文件中级联分频器的目的是为了得到特定频率的时钟以驱动电路模块（如A/D转换器、DSP），而非用于相位检测。两者目的不同。对比文件没有公开将级联分频器的输出作为“感测信号”输入到相位检测电路。因此，技术特征I未被直接公开。本领域技术人员从对比文件中级联分频器用于产生工作时钟的用途中，无法合理推断出其输出被用作相位检测的感测信号。因此，技术特征I也未被隐含公开。 |
| **技术特征J**：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。<br>**未公开** | 同上，对比文件有级联分频，但目的不同，且未与相位检测关联。 | 这是技术特征I在第二路径上的对应特征。基于与技术特征I相同的理由，技术特征J未被直接公开，也未被隐含公开。 |
| **技术特征K**：其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**未公开** | 对比文件没有公开任何脉冲抑制电路，也没有公开调节第三分频信号相位的概念。 | 技术特征K涉及使用脉冲抑制电路对中间分频信号（第一分频信号）进行脉冲吞没，以调节后续分频器（第三分频器）输出的相位。这是一个更具体的脉冲抑制应用场景。对比文件完全没有涉及此类操作。因此，技术特征K未被直接公开，也未被隐含公开。 |
| **技术特征L**：进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。<br>**未公开** | 对比文件没有公开任何脉冲抑制电路，也没有公开基于相位比较生成多个触发信号。 | 技术特征L描述了另一条调节路径（第三脉冲抑制电路作用于第二周期信号）。这仍然是目标专利脉冲抑制同步方案的扩展。对比文件未公开任何基础方案，因此该扩展特征也未被公开。因此，技术特征L未被直接公开，也未被隐含公开。 |
| **技术特征M**：进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。<br>**未公开** | 对比文件没有公开任何脉冲抑制电路，也没有公开基于相位比较生成多个触发信号。 | 与技术特征L类似，这是针对另一级分频信号的脉冲抑制。基于相同理由，技术特征M未被直接公开，也未被隐含公开。 |
| **技术特征N**：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本<br>**未公开** | 对比文件没有定义“感测信号”或“缓冲版本”，其级联分频器的输出未被描述为用于相位检测的缓冲信号。 | 这是技术特征I的变体，增加了“缓冲版本”的限定。由于对比文件未公开将级联分频输出用于相位检测，该限定也未被公开。因此，技术特征N未被直接公开，也未被隐含公开。 |
| **技术特征O**：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。<br>**未公开** | 同上。 | 这是技术特征J的变体。基于相同理由，技术特征O未被直接公开，也未被隐含公开。 |
| **技术特征P**：进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位<br>**未公开** | 对比文件没有描述三个独立电路路径及其分频器的相位比较。其系统同步是通过将所有时钟同步到CKV来实现的（第[0064]段），而不是通过比较多个路径分频器输出的相位。 | 技术特征P将同步方案扩展到三个或更多路径。对比文件虽然涉及多个时钟域，但其同步方法是中心化的（所有时钟源于或同步于CKV），而非通过两两比较多个独立分频器输出来实现。对比文件没有公开将第三个分频器输出接入相位检测电路进行比较。因此，技术特征P未被直接公开。本领域技术人员从对比文件的全局时钟同步方案中，无法合理推断出目标专利这种分布式、两两比较的相位检测扩展方案。因此，技术特征P也未被隐含公开。 |
| **技术特征Q**：以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号<br>**未公开** | 对比文件没有公开基于相位比较生成触发信号。 | 这是技术特征P的后续动作。由于对比文件未公开多路相位比较，自然也未公开基于此生成额外的触发信号。因此，技术特征Q未被直接公开，也未被隐含公开。 |
| **技术特征R**：以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**未公开** | 对比文件没有公开任何脉冲抑制电路。 | 这是为第三路径配置的脉冲抑制电路。由于对比文件未公开脉冲抑制的基础概念，该特征也未被公开。因此，技术特征R未被直接公开，也未被隐含公开。 |
| **技术特征S**：其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲<br>**未公开** | 对比文件完全没有公开脉冲抑制电路的具体结构。 | 技术特征S描述了脉冲抑制电路的一种具体实现方式，涉及延迟触发器、组合逻辑和门控脉冲生成。对比文件完全没有涉及此类电路结构。因此，技术特征S未被直接公开，也未被隐含公开。 |
| **技术特征T**：以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。<br>**未公开** | 对比文件完全没有公开脉冲抑制电路的具体结构。 | 这是技术特征S的延续，描述了门控执行部分。基于相同理由，技术特征T未被直接公开，也未被隐含公开。 |
| **技术特征U**：其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号<br>**未公开** | 对比文件没有公开使用异或（XOR）逻辑进行相位检测的电路。其相位/频率检测功能由ADPLL中的数字频率检测器198等模块实现（图6，第[0070]段），这些模块处理的是数字化的相位误差，而非直接对两个模拟或数字波形进行异或操作。TDC使用的是延迟链和采样寄存器（图8），也不是异或逻辑。 | 目标专利说明书图8和[0080]段明确记载了使用XOR门进行相位检测的实施例。对比文件完全没有公开这样的相位检测电路结构。因此，技术特征U未被直接公开。对比文件中用于时间测量或相位误差计算的电路结构与异或逻辑相位检测器不同，本领域技术人员无法从中隐含推断出使用异或逻辑的方案。因此，技术特征U也未被隐含公开。 |
| **技术特征V**：一个或多个低通滤波器，耦合到所述异或逻辑<br>**未公开** | 对比文件没有公开耦合到异或逻辑的低通滤波器。其ADPLL中的环路滤波器202是IIR数字滤波器（第[0070]-[0071]段），用于滤波相位误差，并非直接耦合在异或逻辑之后用于将异或输出转换为DC电平。 | 低通滤波器是目标专利中特定相位检测电路（XOR后接LPF）的一部分，用于提取相位差信息。对比文件未公开这样的电路组合。因此，技术特征V未被直接公开，也未被隐含公开。 |
| **技术特征W**：以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。<br>**未公开** | 对比文件没有公开耦合在低通滤波器后的比较器用于生成触发信号。 | 这是目标专利相位检测电路输出生成部分的限定。对比文件未公开相应的结构。因此，技术特征W未被直接公开，也未被隐含公开。 |
| **技术特征X**：其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。<br>**未公开** | 对比文件没有描述相位检测电路，也没有描述其在复位或上电时的操作时机。其重定时操作是持续进行的。 | 技术特征X限定了相位比较操作的发生时机。由于对比文件未公开相位检测电路，该时机限定自然也未被公开。因此，技术特征X未被直接公开，也未被隐含公开。 |
| **技术特征Y**：其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器<br>**未公开** | 对比文件提到了生成RX正交信号（第[0068]段：“divided for precise generation of RX quadrature signals”），也提到了I和Q信号（例如第[0078]段）。这暗示了存在能产生I/Q信号的分频或处理电路。 | 目标专利明确限定了分频器本身是I/Q分频器，能输出同相和正交版本。对比文件虽然提到了正交信号的生成，但并未明确记载分频器具有I/Q输出能力。生成正交信号可以通过多种方式（如多相滤波器、二分频器等），不必然是I/Q分频器。因此，对比文件没有直接公开“第一同相/正交分频器”。本领域技术人员从“生成正交信号”的表述中，有可能推断出使用了某种能产生正交输出的分频电路，这符合“隐含公开”宽松的判断标准。因此，可以认为技术特征Y被隐含公开。 |
| **技术特征Z**：以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。<br>**隐含公开** | 同上，对比文件提到了生成RX正交信号，这通常涉及I和Q两路信号。在接收机路径（图11）中，需要正交信号进行下变频，因此LO很可能提供I和Q输出，其分频器也可能相应地为I/Q分频器。 | 基于与技术特征Y相同的推理，对比文件虽然没有明确记载“第二同相/正交分频器”，但本领域技术人员根据其对生成正交信号的描述，可以合理推断在需要正交LO信号的接收路径中，会使用能够生成I和Q版本输出的分频器。因此，技术特征Z被隐含公开。 |
### 总结与代码输出
根据以上详细比对，对比文件US20050186920A1主要公开了一种通过时钟重定时（retiming）使参考时钟与RF振荡器时钟边沿对齐，从而抑制噪声和注入牵引的技术方案。其核心是采样对齐，而非检测和调节多个独立分频器输出之间的相位差。目标专利的核心技术“脉冲抑制（吞没）”以及为实现该技术所必需的“相位检测电路”和“触发信号生成”在对比文件中均完全没有被公开或暗示。两者的技术问题、手段和效果均存在本质区别。
因此，除了技术特征Y和Z可能被隐含公开外，目标专利权利要求中的其他技术特征均未被对比文件直接公开或隐含公开。
根据输出格式要求，由于技术特征Y和Z被判断为隐含公开，在回答结尾插入对应的小写英文代码。
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