对比文件名称：发明授权_US08411518B2 Memory device with boost compensation
目标专利名称：自适应负位线写入辅助
本次调用模型名称：特征比对分析模型
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A《直接公开》 | 背景技术第[0003]段：“In a conventional six transistor (6T) cell, a pair of access transistors or pass gates (actuated by a word-line WL signal) selectively couples the inverters to a pair of complimentary bit-lines (BL).”<br>详细说明第[0080]段：“The memory cell 3 is in some embodiments configured to store a logical bit value and has an associated word line (WL) which when enabled connects or couples the bit lines (true and complimentary (BL<0>, BL<1>) to the memory cell 3.” | 对比文件明确公开了SRAM单元耦合到一对互补位线(BL<0>, BL<1>)。这与目标专利中用于存取存储器单元的“位线对”结构相同，在技术方案中均起到传输数据信号的作用。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征B《直接公开》 | 详细说明第[0082]段：“The boost circuitry 7, as shown in FIG. 1b, can comprise in some embodiments a CMOS transistor 21 configured in a capacitor arrangement 21 and configured to operate such that when the boost circuitry is disabled the capacitor has a first terminal coupled to a positive voltage and the other terminal coupled to the low supply voltage rail and when the boost circuitry is enabled the capacitor has the first terminal coupled to the low voltage rail and the other terminal coupled to the write driver circuitry 5 causing the other terminal to supply a negative potential boost or bump to the write driver circuitry 5 coupled bit line.” | 对比文件公开了升压电路（boost circuitry 7）包含一个配置为电容器的晶体管21。该电容器的一个端子（other terminal）可以耦合到写入驱动器电路5，进而耦合到所选位线，用于向该位线提供负电位升压（negative potential boost）。这与目标专利中“电容器具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线”的技术特征在结构和功能上相同。因此被直接公开。 |
| 技术特征C《未公开》 | 无对应内容。 | 目标专利中的“第一反相器”特指具有接地端子且其输出耦合到电容器第二端子的反相器，用于驱动该端子以起始负升压（参见说明书[0018]段）。对比文件中虽然提到了写入驱动器电路和反相器链（如第[0086]段的inverter chain 35），但并未公开一个输出直接耦合到电容器第二端子（即图1b中电容21的“other terminal”）并具有独立接地端子的反相器。因此，该技术特征未被对比文件公开。 |
| 技术特征D《未公开》 | 无对应内容。 | 目标专利中，开关（如晶体管M2）响应于升压跟踪信号的确证而断开，使反相器的接地端子与地分离，进而使电容器的第二端子浮置以终止负位线升压（参见说明书[0019]段）。对比文件全文未提及任何“升压跟踪信号”（boost tracking signal），其负升压的补偿或终止机制是通过依赖于温度/电压的电流源（如亚阈值晶体管15）来限制电荷供应（第[0085],[0091]段），或通过依赖于电压/温度的延迟或电压阈值来控制升压应用的时机（第[0095],[0106]段），而非通过断开接地使电容器端子浮置的方式。因此，该技术特征未被对比文件公开。 |
| 技术特征E《未公开》 | 无对应内容。 | 目标专利使用多个并联在虚设位线之间的虚设存储器单元来“电模型化”对实际存储器单元的写入操作，以跟踪写入完成时间（参见说明书[0025]-[0029]段）。对比文件解决负升压过度问题的技术路线完全不同，其核心是通过与温度/电压相关的电流源、延迟电路或电压阈值来直接调节升压幅度或时机，并未采用任何“虚设存储器单元”（dummy memory cell）或“模型化写入操作”的概念。因此，该技术特征未被对比文件公开。 |
| 技术特征F《未公开》 | 无对应内容。 | 由于技术特征E（多个虚设存储器单元及其模型化写入操作）未被公开，且对比文件中不存在“升压跟踪信号”，因此配置成响应于模型化写入操作完成而确证升压跟踪信号的“写入检测电路”在对比文件中没有对应基础，也未被公开。 |
| 技术特征G《直接公开》 | 背景技术第[0003]段：“...a pair of access transistors or pass gates (actuated by a word-line WL signal)...”<br>详细说明第[0080]段：“...has an associated word line (WL) which when enabled connects or couples the bit lines ... to the memory cell 3.” | 对比文件明确公开了字线（WL），其作用是在启用时驱动存取晶体管（pass gates）的栅极，从而将位线耦合到存储器单元。这与目标专利中“字线，被配置成针对所述存取晶体管中的每一个而驱动栅极”的技术特征完全相同。因此被直接公开。 |
| 技术特征H《未公开》 | 无对应内容。 | 目标专利中的“一对虚设位线”专门用于加载虚设存储器单元，以电模型化实际位线的电容负载（参见说明书[0027]段）。对比文件仅涉及实际存储器单元的真实位线对，未提及任何用于模型化目的的“虚设位线”（dummy bit line）。因此，该技术特征未被公开。 |
| 技术特征I《未公开》 | 无对应内容。 | 该技术特征依赖于技术特征E和H（虚设存储器单元、虚设位线）以及“虚设字线”的概念。对比文件未公开任何“虚设字线”（dummy word line）或用于模型化字线出现时间的电路，也未公开其栅极由虚设字线驱动的“虚设存取晶体管”。因此，该技术特征未被公开。 |
| 技术特征J《未公开》 | 无对应内容。 | 该技术特征描述了虚设存储器单元的内部结构（交叉耦合反相器）和输出信号。由于对比文件未公开任何“虚设存储器单元”，因此其具体内部结构及输出信号自然也未被公开。 |
| 技术特征K《未公开》 | 无对应内容。 | 该技术特征描述了写入检测电路对虚设存储器单元输出信号二进制转变的响应。由于对比文件既未公开“虚设存储器单元输出信号”，也未公开“写入检测电路”和“升压跟踪信号”，因此该技术特征未被公开。 |
| 技术特征L《未公开》 | 无对应内容。 | 对比文件未公开任何用于检测模型化写入操作完成的“写入检测电路”，因此该电路中包含的用于产生延迟信号的反相器串联链也未被公开。 |
| 技术特征M《未公开》 | 无对应内容。 | 对比文件未公开任何具有所述特定配置（响应于虚设存储器单元输出信号及其补充信号而接通/断开）的反相器电路，该电路属于目标专利写入检测电路的具体实现细节，未被对比文件公开。 |
| 技术特征N《未公开》 | 无对应内容。 | 对比文件未公开任何用于锁存“升压跟踪信号”的锁存器电路。 |
| 技术特征O《未公开》 | 无对应内容。 | 对比文件未公开任何“字线复位信号”，也未公开写入检测电路响应于此信号将升压跟踪信号充电到电源电压的操作。 |
| 技术特征P《未公开》 | 无对应内容。 | 该技术特征涉及锁存器内部的具体连接结构，依赖于技术特征N和O。由于对比文件未公开所述锁存器及字线复位信号的相关操作，因此该具体结构未被公开。 |
| 技术特征Q《未公开》 | 无对应内容。 | 该技术特征限定了升压跟踪信号为低态有效及其确证方式。由于对比文件未公开“升压跟踪信号”，因此其有效性和确证方式也未被公开。 |
| 技术特征R《直接公开》 | 详细说明第[0082]段（同技术特征B引用）描述了在写入操作期间，当升压电路启用时，电容器的第一端子耦合到低电压轨，另一端子耦合到写入驱动器电路及位线，从而开始提供负升压。<br>第[0093]段：“The operation of coupling the negative boost capacitor to the bit line to apply a negative boost depending on the voltage and/or temperature is shown in FIG. 6a by step 505.” | 该技术特征为方法特征，对应装置特征B。对比文件公开了在写入操作期间，通过将充电电容器（电容21）耦合到放电位线（通过写入驱动器5）来开始负位线升压操作。尽管对比文件的升压开始可能受电压/温度条件影响，但“将位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始负位线升压操作”这一基本步骤已被公开。因此，本领域技术人员能够毫无疑义地得出该步骤。 |
| 技术特征S《未公开》 | 无对应内容。 | 该技术特征为方法特征，涉及“确定对至少一个虚设存储器单元的写入操作何时完成”。由于对比文件未公开任何“虚设存储器单元”，因此也就不存在对其写入操作完成时间的确定。该技术特征未被公开。 |
| 技术特征T《未公开》 | 无对应内容。 | 该技术特征为方法特征，结合了技术特征D、S和E。它描述了响应于使用多个虚设存储器单元确定的写入操作完成，使电容器第二端子浮置以终止负升压。对比文件既未公开基于虚设存储器单元的完成确定机制，也未公开通过使电容器端子浮置来终止升压的机制。因此，该技术特征未被公开。 |
| 技术特征U《未公开》 | 无对应内容。 | 该技术特征为方法特征，具体说明了使电容器第二端子浮置的操作方式，即“对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离”。这对应装置特征D。对比文件未公开任何通过分离反相器接地端子来使电容器端子浮置的操作。因此，该技术特征未被公开。 |
| 技术特征V《未公开》 | 无对应内容。 | 该技术特征为方法特征，具体说明确定写入操作何时完成包含“使用虚设字线模型化字线出现周期”。这对应装置特征I。对比文件未公开任何“虚设字线”或相关的模型化操作。因此，该技术特征未被公开。 |
| 技术特征W《未公开》 | 无对应内容。 | 该技术特征为方法特征，具体说明确定写入操作何时完成包含“加载所述一对虚设位线以匹配所述一对位线的电容负载”。这对应装置特征H。对比文件未公开任何“虚设位线”或对其进行电容加载以匹配真实位线的操作。因此，该技术特征未被公开。 |
| 技术特征X《未公开》 | 无对应内容。 | 该技术特征为方法特征，具体说明确定写入操作何时完成包括“检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变”。这对应装置特征J和K。对比文件未公开任何“虚设存储器单元”及其输出信号的二进制转变检测。因此，该技术特征未被公开。 |
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