对比文件名称：发明申请_US20090235171A1 APPARATUS AND METHOD FOR IMPLEMENTING WRITE ASSIST FOR STATIC RANDOM ACCESS MEMORY ARRAYS
目标专利名称：自适应负位线写入辅助
模型名称：DeepSeek-R1
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《直接公开》<br>其包括：位线对 | [0003] ...a pair of complementary bit lines. 译：...一对互补位线。 | 对比文件[0003]段明确公开了SRAM单元耦合到一对互补位线（bit line pair），即目标专利中的“位线对”。本领域技术人员能毫无疑义地得出该技术特征。 |
| **技术特征B**：《隐含公开》<br>写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线 | [0016] ...boost capacitor 120... configured to introduce a voltage lower than a nominal logic low supply voltage... 译：...升压电容120...被配置为引入一个低于标称逻辑低电源电压的电压...<br>[0022] ...boost capacitor 120... generate a negative voltage with respect to the low voltage rail (e.g., ground)... 译：...升压电容120...产生一个相对于低电压轨（例如地）的负电压... | 对比文件公开了升压电容（boost capacitor 120），用于在写入操作期间产生负电压（负升压）并施加到放电位线（通过公共放电节点WSOURCE 112和选通的位线开关）。虽然对比文件中负升压施加到公共放电节点WSOURCE，而非直接称为“负位线升压端子”，但其作用是将负电压提供给最终被放电的位线（放电位线）。本领域技术人员基于对比文件公开的通过电容产生负升压并用于辅助写入的技术方案，可以合理推断出使用具有耦合到用于提供负升压的端子的电容器这一技术手段。因此，该技术特征被隐含公开。 |
| **技术特征C**：《直接公开》<br>第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子 | [0022] ...a delay stage (inverter pair) 118... One of the capacitor electrodes (e.g., the gate terminal of the FET) is coupled to the output of the delay stage 118... 译：...延迟级（反相器对）118...电容器的一个电极（例如，FET的栅极端）耦合到延迟级118的输出... | 对比文件[0022]段公开了延迟级（inverter pair）118，其输出耦合到升压电容120的一个电极（第二端子）。反相器必然具有电源端子和接地端子。因此，该技术特征被直接公开。 |
| **技术特征D**：《隐含公开》<br>开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压 | [0025] ...Once the common discharge node is discharged to ground, NFET 114 is deactivated, which also results in the subsequent discharging of the gate terminal of the boost capacitor 120..., thereby allowing the voltage of the common discharge node 112 to move below ground... 译：...一旦公共放电节点放电到地，NFET 114被去激活，这也导致升压电容120的栅极端随后放电...，从而允许公共放电节点112的电压移动到地以下...<br>[0034] ...the interlock circuitry shuts off the discharge of all bit lines... Shortly thereafter, node BSTRAP... transitions low to negatively boost WSOURCE... 译：...互锁电路关断所有位线的放电...此后不久，节点BSTRAP...变为低电平以负向升压WSOURCE... | 目标专利中，开关（如M2）断开使反相器接地端子浮置，导致电容器第二端子浮置，从而终止负升压。在对比文件中，放电NFET 114（相当于一个开关）耦合在公共放电节点WSOURCE（该节点最终影响放电位线电压）和地之间，其关断（断开）由互锁电路300产生的信号（WSEL<0>的下降沿）控制。当WSEL<0>变低，NFET 114关断，公共放电节点112不再通过该NFET接地，同时升压电容120的栅极（BSTRAP）放电，使得公共放电节点112的电压可以下降到地电位以下（即施加负升压），并且该负升压的终止也由该控制信号的时序决定。虽然对比文件未明确描述“使电容器的第二端子浮置”，但其技术效果是通过关断一个开关（NFET 114）来改变电路状态，从而控制负升压的施加和结束。本领域技术人员可以合理推断出，通过控制一个串联在放电路径或地路径上的开关的断开，可以起到终止负升压的作用。因此，该技术特征被隐含公开。 |
| **技术特征E**：《隐含公开》<br>多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作 | [0032] Dummy array edge cells, such as dummy cell 303 for example, are used to provide the mimic bit line 302. 译：虚设阵列边缘单元，例如虚设单元303，用于提供模拟位线302。<br>[0033] ...the mimic bit line 302 is also discharged in a similar manner. 译：...模拟位线302也以类似方式放电。 | 对比文件公开了使用虚设阵列边缘单元（dummy cell 303）来提供模拟位线（mimic bit line 302），其放电特性与功能位线基本等效，用于模拟（模型化）实际位线在写入周期中的放电过程。虽然未明确描述“多个”单元“并联耦合于一对虚设位线之间”，但为了准确模拟实际位线的负载和放电特性，使用多个虚设单元是本领域的常规技术手段。且其作用与目标专利相同，都是用于模拟对实际存储器单元的写入操作（特别是放电时序）。因此，该技术特征被隐含公开。 |
| **技术特征F**：《隐含公开》<br>以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。 | [0033] ...the mimic bit line 302 is also discharged in a similar manner.<br>[0034] The voltage on the mimic bit line 302 is input to trip voltage logic depicted generally at 306... configured to trip and generate a logic high output once the voltage on the mimic bit line is close to ground potential. This trip signal... coupled to the feedback node 304. As a result, WSEL<0> transitions from high to low... 译：...模拟位线302也以类似方式放电。<br>[0034] 模拟位线302上的电压输入到总体以306示出的跳变电压逻辑...被配置为一旦模拟位线上的电压接近地电位就跳变并产生逻辑高输出。该跳变信号...耦合到反馈节点304。结果，WSEL<0>从高电平转变为低电平... | 对比文件公开了互锁电路（interlock circuit）300，其包含跳变电压逻辑306。该电路监测模拟位线（mimic bit line）302的电压，当检测到其放电接近地电位（即模拟写入操作中的放电完成）时，产生一个跳变信号（trip signal），该信号最终导致控制负升压时序的关键信号WSEL<0>发生转变（从高到低）。WSEL<0>的下降沿用于关断放电NFET 114并触发后续负升压动作（见图4描述），其作用类似于目标专利中用于终止负升压的“升压跟踪信号”。因此，对比文件公开了写入检测电路（互锁电路300），其响应于模拟写入操作（模拟位线放电）的完成而确证一个控制信号（跳变信号/WSEL<0>下降沿）。该技术特征被隐含公开。 |
| **技术特征G**：《隐含公开》<br>其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极 | [0003] ...a pair of access transistors or pass gates (when activated by a word line) selectively couples the inverters to a pair of complementary bit lines. 译：...一对存取晶体管或传输门（当被字线激活时）选择性地将反相器耦合到一对互补位线。 | 对比文件[0003]段明确提到了SRAM单元中的存取晶体管由字线（word line）激活。这是SRAM领域的公知常识。虽然未在电路图中详细画出，但本领域技术人员能够毫无疑义地理解实际存储阵列中的存取晶体管由字线驱动。因此，该技术特征被隐含公开。 |
| **技术特征H**：《隐含公开》<br>一对虚设位线，被配置成电模型化一对位线 | [0032] ...mimic bit line 302... 译：...模拟位线302... | 对比文件公开了“模拟位线”（mimic bit line）302，用于模拟功能位线的放电特性。虽然只明确提到了一条模拟位线（BLTM），但为了准确模拟一对互补位线的行为，本领域技术人员可以合理推断出可能需要一对模拟位线（真和补），或者至少一条模拟位线足以代表位线对的放电时序关键路径。其作用与目标专利中“电模型化一对位线”相同。因此，该技术特征被隐含公开。 |
| **技术特征I**：《未公开》<br>以及虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。 | 未发现对应描述。 | 对比文件未公开“虚设字线”（dummy word line）这一元件，也没有描述使用虚设字线来模型化实际字线的出现时间（即字线开启的延迟）。对比文件中的模拟位线302的放电是通过NFET N1, N2, N3等控制电路来模拟的，这些晶体管的控制信号（如反馈节点304）并非字线信号。目标专利中强调用虚设字线驱动虚设存取晶体管来精确模拟实际字线时序，而对比文件缺乏这一特定设计。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征J**：《未公开》<br>其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号 | 未发现对应描述。 | 对比文件仅提及“dummy cell 303”用于提供模拟位线，但未描述其内部电路结构，更没有公开其包含一对交叉耦合的反相器，也未提及该单元驱动一个“虚设存储器单元输出信号”。目标专利中的虚设单元输出信号（Q）用于触发写入检测电路，是对比文件技术方案中未涉及的。因此，该技术特征未被公开。 |
| **技术特征K**：《未公开》<br>并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。 | 未发现对应描述。 | 对比文件中的写入检测（互锁电路）是基于模拟位线302的电压下降到接近地电位（一个模拟电平）来触发的，而非响应于一个存储单元内部节点（如交叉耦合反相器输出）的二进制数字信号转变。两者检测原理不同。因此，该技术特征未被公开。 |
| **技术特征L**：《未公开》<br>其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。 | 未发现对应描述。 | 对比文件的互锁电路300中包含反相器308和312，但这些是用于处理跳变电压逻辑306输出的信号，以产生反馈信号。该电路并非用于对“虚设存储器单元输出信号”进行延迟，因为对比文件根本没有公开这样的输出信号。目标专利中特定的反相器串联链结构用于产生延迟以检测信号边沿，该结构在对比文件中未公开。 |
| **技术特征M**：《未公开》<br>其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。 | 未发现对应描述。 | 对比文件未公开目标专利图2中所示的、由虚设单元输出信号q和qb控制的两个互补供电路径的反相器结构（201和205）。因此，该技术特征未被公开。 |
| **技术特征N**：《隐含公开》<br>其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。 | [0034] ...Another inverter 312 (along with keeper PFET P3) then converts the logic high voltage on node 310 to a logic low voltage at the output thereof, which is also coupled to the feedback node 304. 译：...另一个反相器312（连同保持PFET P3）然后将节点310上的逻辑高电压转换为其输出端的逻辑低电压，该输出也耦合到反馈节点304。 | 对比文件中，反相器312和保持PFET P3构成了一个锁存器（或锁存功能），用于锁存反馈节点304（其信号控制WSEL<0>）的状态。该锁存器确保了控制信号的稳定。虽然锁存的信号不直接称为“升压跟踪信号”，但其功能是锁存一个用于控制负升压时序的关键信号。本领域技术人员可以合理推断出写入检测/控制电路包含锁存功能以维持信号状态。因此，该技术特征被隐含公开。 |
| **技术特征O**：《未公开》<br>其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。 | 未发现对应描述。 | 对比文件未提及“字线复位信号”（word line reset signal），也未描述写入检测电路具有响应于某个信号将控制信号充电到电源电压的配置。目标专利中该特征涉及升压跟踪信号的复位机制，在对比文件中没有对应公开。 |
| **技术特征P**：《未公开》<br>其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地。 | 未发现对应描述。 | 对比文件未公开锁存器中反相器的接地端子通过一个由字线复位信号控制的开关耦合到地的具体结构。因此，该技术特征未被公开。 |
| **技术特征Q**：《未公开》<br>其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。 | 未发现对应描述。 | 对比文件中，由互锁电路产生的、最终影响WSEL<0>的信号逻辑关系与目标专利不同。目标专利明确限定升压跟踪信号（如130）为低电平有效，且确证时（变为低电平）是通过使该信号节点接地实现的。对比文件未公开具有此特定有效性和实现方式的“升压跟踪信号”。WSEL<0>在对比文件中是控制放电的使能信号，其下降沿触发动作，但并非专门定义的“低态有效升压跟踪信号”。因此，该技术特征未被公开。 |
| **技术特征R**：《隐含公开》<br>其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作 | [0026] ...Once the precharge of the data lines is completed..., the isolation device NFET 124 is activated to couple the common discharge node 112 to the negative boost node 116. 译：...一旦数据线的预充电完成...，隔离器件NFET 124被激活以将公共放电节点112耦合到负升压节点116。<br>[0022] ...charging of the boost capacitor (delayed by inverter delay stage 118) follows and is controlled by the same signal WSEL<0> used to activate the discharge NFET device 114. 译：...升压电容的充电（由反相器延迟级118延迟）跟随并由用于激活放电NFET器件114的同一信号WSEL<0>控制。<br>[0025] ...Once the common discharge node is discharged to ground, NFET 114 is deactivated, which also results in the subsequent discharging of the gate terminal of the boost capacitor 120..., thereby allowing the voltage of the common discharge node 112 to move below ground... 译：...一旦公共放电节点放电到地，NFET 114被去激活，这也导致升压电容120的栅极端随后放电...，从而允许公共放电节点112的电压移动到地以下... | 该特征描述方法步骤。对比文件公开了在写入操作期间，选定的位线和数据线通过NFET 110和激活的放电NFET 114耦合到公共放电节点112（相当于放电位线路径）。同时，升压电容120通过反相器延迟级118充电（其第二端子通过NFET 114的导通耦合到地）。当放电完成、NFET 114关断后，电容120的栅极（第二端子）放电，使得公共放电节点112的电压下降到地以下，即开始负升压操作。虽然具体耦合路径和节点名称不同，但核心步骤“将放电位线耦合到电容器第一端子，同时电容器第二端子接地以开始负升压”的技术实质已被公开。因此，该技术特征被隐含公开。 |
| **技术特征S**：《隐含公开》<br>响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成 | [0033] ...the mimic bit line 302 is also discharged in a similar manner. 译：...模拟位线302也以类似方式放电。<br>[0034] ...trip voltage logic... configured to trip and generate a logic high output once the voltage on the mimic bit line is close to ground potential. 译：...跳变电压逻辑...被配置为一旦模拟位线上的电压接近地电位就跳变并产生逻辑高输出。 | 该特征描述方法步骤。对比文件公开了在写入操作起始时（通过WRITE命令等），模拟位线（由虚设单元303提供）开始放电。互锁电路中的跳变电压逻辑306监测模拟位线302的电压，以确定其何时放电到接近地电位，这对应于模拟写入操作（放电）的完成。因此，该技术特征被隐含公开。 |
| **技术特征T**：《隐含公开》<br>以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。 | [0034] ...the interlock circuitry shuts off the discharge of all bit lines (i.e., the mimic bit line BLTM and all functional bit lines). Shortly thereafter, node BSTRAP... transitions low to negatively boost WSOURCE... 译：...互锁电路关断所有位线的放电（即，模拟位线BLTM和所有功能位线）。此后不久，节点BSTRAP...变为低电平以负向升压WSOURCE...<br>结合特征E的论述。 | 该特征描述方法步骤。对比文件公开了响应于确定模拟位线放电完成（通过跳变电压逻辑306），互锁电路使WSEL<0>信号转变，关断放电NFET 114。这使得公共放电节点112不再通过NFET 114接地（相当于使与电容相关的放电路径“浮置”），并触发节点BSTRAP（电容第二端子）放电，从而开始负升压。负升压的终止由整个时序控制，该确定使用了模拟位线（关联着虚设单元）。虽然对比文件未明确描述“多个虚设存储器单元并联耦合于一对虚设位线之间”，但如特征E所述，其技术构思已被隐含公开。因此，该技术特征被隐含公开。 |
| **技术特征U**：《未公开》<br>其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。 | 未发现对应描述。 | 对比文件中使电容第二端子（BSTRAP节点）电压变化的方式是通过控制信号WSEL<0>的跳变，经由反相器延迟级118等电路实现，并未公开通过断开反相器自身的接地端子与地之间的开关来实现“浮置”的具体手段。目标专利中该特征是实现浮置的具体电路结构，在对比文件中未见公开。 |
| **技术特征V**：《未公开》<br>其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。 | 未发现对应描述。 | 如特征I所述，对比文件未公开“虚设字线”这一元件，也未提及使用虚设字线来模型化字线出现时间或周期。其时序检测基于模拟位线的电压，而非模拟字线延迟。 |
| **技术特征W**：《隐含公开》<br>其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。 | [0032] ...mimic bit line 302 that has write discharge characteristics substantially equivalent to that of a functional bit line (e.g., BLTA0). Dummy array edge cells, such as dummy cell 303 for example, are used to provide the mimic bit line 302. 译：...具有与功能位线（例如BLTA0）基本等效的写入放电特性的模拟位线302。虚设阵列边缘单元，例如虚设单元303，用于提供模拟位线302。 | 对比文件明确记载模拟位线302具有与功能位线基本等效的写入放电特性。为了实现这种等效性，模拟位线必须具有与实际位线匹配的电容负载，这通常通过使用虚设单元（dummy cell）来实现。本领域技术人员能够理解，为了使模拟位线准确反映实际位线的放电时序，对其加载匹配的电容负载是必要且常规的技术手段。因此，该技术特征被隐含公开。 |
| **技术特征X**：《未公开》<br>其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。 | 未发现对应描述。 | 如特征J和K所述，对比文件检测的是模拟位线302上的模拟电压下降到接近地电位，而非检测来自虚设存储器单元内部节点的数字输出信号（如Q节点）的二进制（高/低）跳变。两者的检测机制和信号类型不同。 |
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