对比文件名称：发明授权_US08233342B2 Apparatus and method for implementing write assist for static random access memory arrays
目标专利名称：117自适应负位线写入辅助
模型名称：gpt-4o
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：其包括：位线对** <直接公开> | [0019] “each bit line pair includes a pair of bit switches 106...The write data to be written to selected SRAM cells is introduced through complementary write data line pairs DLTW0, DLCW0 and DLTW1, DLCW1...” | 对比文件明确公开了SRAM阵列中包含互补的位线对（bit line pairs），例如BLT_A0, BLC_A0，用于向选定的SRAM单元写入数据。这与目标专利中用于存取存储器单元的“位线对”技术特征相同，属于本领域常规配置，被直接公开。 |
| **技术特征B：和 写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线** <直接公开> | [0022] “negative boost circuitry, including a negative boost node 116 (WBOOST)...and a boost capacitor 120...the other capacitor electrode...is coupled to the negative boost node 116.” [0023] “Thereby, each decoded write data line applies a negative voltage on the bitline...” | 对比文件明确公开了写入辅助电路包含升压电容器（boost capacitor 120），其一个电极（第一端子）耦合到负升压节点（WBOOST），用于向位线施加负电压（负位线升压）。虽然对比文件称该节点为“负升压节点”，而目标专利称为“负位线升压端子”，但二者在电路中所起的作用完全相同，即作为提供负位线升压的节点。因此，该技术特征被直接公开。 |
| **技术特征C：第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子** <直接公开> | [0022] “a delay stage (inverter pair) 118...One of the capacitor electrodes (e.g., the gate terminal of the FET) is coupled to the output of the delay stage 118...” | 对比文件公开了延迟级（inverter pair 118），其包含反相器，该延迟级的输出耦合到电容器（boost capacitor 120）的一个电极（第二端子）。反相器必然具有电源端子和接地端子。因此，该技术特征被直接公开。 |
| **技术特征D：开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压** <未公开> | 无对应内容。 | 对比文件未公开任何响应于一个专门用于跟踪写入操作完成的“升压跟踪信号”而断开，从而使电容器第二端子浮置以“终止”负位线升压的开关。对比文件中的放电NFET 114受WSEL<0>控制，其断开是为了“开始”负升压（见[0027]），而非终止。其负升压的释放依赖于电荷自然消散或钳位，并非通过主动浮置电容器端子来精确终止。该特征是实现自适应终止升压的核心，对比文件未公开。 |
| **技术特征E：多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作** <隐含公开> | [0032] “Dummy array edge cells, such as dummy cell 303 for example, are used to provide the mimic bit line 302. Because such dummy edge cells are already used in traditional memory devices to isolate and protect the functional array cells from lithographic aberrations...” | 对比文件公开了使用“虚设阵列边缘单元”（dummy array edge cells）来提供“模拟位线”（mimic bit line 302），并明确其作用是模拟功能位线的放电特性（write discharge characteristics substantially equivalent to that of a functional bit line）。虽然未明确说明多个单元“并联耦合”，但为了准确模拟真实位线的负载（通常连接多个存储单元），本领域技术人员能够理解并合理推断出可以使用多个虚设单元并联在模拟位线之间来更好地模型化真实位线的电气特性（包括写入操作时的放电行为）。因此，该技术特征被隐含公开。 |
| **技术特征F：以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。** <隐含公开> | [0032] “the interlock circuit 300 includes a mimic bit line 302...that has write discharge characteristics substantially equivalent to that of a functional bit line...” [0034] “The voltage on the mimic bit line 302 is input to trip voltage logic depicted generally at 306 in FIG. 3. The trip voltage logic 306...is configured to trip and generate a logic high output once the voltage on the mimic bit line is close to ground potential.” | 对比文件公开了“跳变电压逻辑”（trip voltage logic 306），其被配置为一旦模拟位线（mimic bit line 302）的电压接近地电位（即模拟的放电操作完成）就跳变并产生一个逻辑高输出信号。该信号（经由反相器308等）最终用于控制反馈节点304，从而控制WSEL<0>的转变。虽然对比文件未将此信号命名为“升压跟踪信号”，且其触发条件是“放电到地”而非完整的“模型化写入操作完成”，但放电到地是写入操作完成的关键和决定性步骤。本领域技术人员能够理解，通过检测模拟位线的放电完成来产生一个控制信号，其作用与目标专利中响应于模型化写入完成而产生“升压跟踪信号”以控制后续操作（在对比文件中是开始负升压，在目标专利中是终止负升压）在原理上是相似的，都是利用模拟电路来感知操作进度。因此，该特征可被认为被隐含公开。 |
| **技术特征G：其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极** <未公开> | 无对应内容。 | 对比文件全文未提及“字线”（word line）这一用于驱动存取晶体管栅极以选择存储单元的信号。其选择机制通过位开关（bit switches 106）和控制信号（BS0, BS1等）实现，未描述传统的字线结构。因此，该特征未被公开。 |
| **技术特征H：一对虚设位线，被配置成电模型化一对位线** <隐含公开> | [0032] “the interlock circuit 300 includes a mimic bit line 302 (BLTM) that has write discharge characteristics substantially equivalent to that of a functional bit line (e.g., BLTA0).” | 对比文件明确公开了“模拟位线”（mimic bit line 302， BLTM），其被配置为具有与功能位线基本等效的写入放电特性，即用于电模型化功能位线。虽然仅提及一条模拟位线（BLTM），但本领域技术人员能够理解，为了模拟互补的位线对，完全可以设置一对互补的虚设位线。因此，该技术特征被隐含公开。 |
| **技术特征I：以及 虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。** <未公开> | 无对应内容。 | 对比文件未提及任何“虚设字线”（dummy word line）或用于模型化字线出现时间（word line arrival time）的结构。其模拟位线302的放电是通过NFET N1, N2, N3等电路来模拟的，并非通过由虚设字线驱动的虚设存取晶体管去访问虚设存储单元来实现。因此，该特征未被公开。 |
| **技术特征J：其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号** <未公开> | 无对应内容。 | 对比文件仅提及“虚设阵列边缘单元”（dummy array edge cells），并未描述其内部具体电路结构，特别是未公开其包含一对交叉耦合的反相器以及驱动输出信号。因此，该特征未被公开。 |
| **技术特征K：并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。** <未公开> | 无对应内容。 | 如特征J所述，对比文件未公开具有交叉耦合反相器并输出信号的虚设存储器单元结构。其跳变电压逻辑306检测的是模拟位线的模拟电压电平（接近地电位），而非一个存储单元输出节点的“二进制转变”。因此，该特征未被公开。 |
| **技术特征L：其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。** <未公开> | 无对应内容。 | 对比文件中的跳变电压逻辑306及后续控制电路（如反相器308、312等）的结构与目标专利中用于产生和处理虚设单元输出信号的具体反相器串联链结构完全不同。该特征涉及具体电路实现，对比文件未公开。 |
| **技术特征M：其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。** <未公开> | 无对应内容。 | 该特征涉及写入检测电路内部基于互补信号控制的具体反相器配置。对比文件未公开任何与虚设存储器单元输出信号及其补信号相关的此类电路结构。因此，该特征未被公开。 |
| **技术特征N：其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。** <未公开> | 无对应内容。 | 对比文件图3中的电路未显示出包含用于锁存由跳变电压逻辑306产生的信号的锁存器结构。其控制信号路径不同。因此，该特征未被公开。 |
| **技术特征O：其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。** <未公开> | 无对应内容。 | 对比文件未提及“字线复位信号”（word line reset signal），也未描述其写入检测电路具有将任何信号充电至电源电压以作为复位或预充电操作的配置。因此，该特征未被公开。 |
| **技术特征P：其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地。** <未公开> | 无对应内容。 | 该特征依赖于特征N（锁存器）和特征O（字线复位信号），这些特征均未被对比文件公开。因此，该特征也未被公开。 |
| **技术特征Q：其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。** <未公开> | 无对应内容。 | 对比文件未定义任何名为“升压跟踪信号”的信号，其跳变电压逻辑306输出的是逻辑高信号（trip signal），经过反相后用于控制。未描述该信号是低态有效以及在确证时接地。因此，该特征未被公开。 |
| **技术特征R：其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作** <直接公开> | [0027] “Once the common discharge node is discharged to ground, NFET 114 is deactivated, which also results in the subsequent discharging of the gate terminal of the boost capacitor 120 (also labeled as node BSTRAP in FIG. 1), thereby allowing the voltage of the common discharge node 112 to move below ground...” [0026] “the isolation device NFET 124 is activated to couple the common discharge node 112 to the negative boost node 116.” | 在对比文件的写入操作中，公共放电节点（WSOURCE，即放电位线的放电路径）通过隔离器件NFET 124耦合到负升压节点116（相当于充电电容器的第一端子）。同时，升压电容器120的第二端子（栅极端，节点BSTRAP）最初通过反相器延迟级118充电至高电平（VDD），然后当其被放电时（相当于耦合到接地电位的过程），导致公共放电节点电压降至地电位以下，从而开始负位线升压操作。该过程与目标专利特征R描述的操作实质相同。因此，该技术特征被直接公开。 |
| **技术特征S：响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成** <隐含公开> | [0032] “the interlock circuit 300 includes a mimic bit line 302...that has write discharge characteristics substantially equivalent to that of a functional bit line...” [0034] “The voltage on the mimic bit line 302 is input to trip voltage logic...configured to trip...once the voltage on the mimic bit line is close to ground potential.” | 对比文件公开了在写入操作期间（响应于WRITE命令等），利用模拟位线302（其特性由虚设单元303等提供）来模拟真实位线的放电。通过跳变电压逻辑306检测模拟位线电压接近地电位（即模拟的放电操作完成）的时刻。这相当于“确定对至少一个虚设存储器单元的写入操作（的放电部分）何时完成”。因此，该技术特征被隐含公开。 |
| **技术特征T：以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。** <未公开> | 无对应内容。 | 对比文件在确定模拟位线放电完成后，所采取的行动是关闭放电NFET 114（停止放电）并随后开始施加负升压（见[0036]和图4箭头）。它并未“使所述第二端子浮置以终止所述负位线升压操作”。相反，其负升压是在放电完成后才开始施加的。目标专利的核心在于“终止”升压，而对比文件的核心在于“开始”升压，二者作用相反。因此，该特征未被公开。特征中关于使用多个虚设存储器单元的部分，如特征E所述，可被认为是隐含公开的，但该特征整体因核心动作“终止升压”未被公开而不成立。 |
| **技术特征U：其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。** <未公开> | 无对应内容。 | 该特征是实现特征D和T的具体手段。对比文件未公开通过断开反相器的接地端子来使电容器第二端子浮置以终止升压的机制。因此，该特征未被公开。 |
| **技术特征V：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。** <未公开> | 无对应内容。 | 对比文件未使用“虚设字线”来模型化字线出现时间。其定时机制基于模拟位线的放电特性，而非字线信号的出现。因此，该特征未被公开。 |
| **技术特征W：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。** <未公开> | 无对应内容。 | 对比文件提到模拟位线302具有与功能位线基本等效的写入放电特性（[0032]），这隐含了负载匹配的思想。但并未明确公开“加载所述一对虚设位线以匹配”这一具体技术手段。说明书提到使用虚设边缘单元是传统做法，用于隔离和保护，其负载匹配是固有属性而非明确配置的目的。因此，从严格意义上，该特征未被明确公开。但考虑到其与特征E、H的相关性，本领域技术人员可能推断出为了等效特性需要进行负载匹配。然而，基于严格的专利特征比对，此处判断为未公开。 |
| **技术特征X：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。** <未公开> | 无对应内容。 | 如特征J和K所述，对比文件检测的是模拟位线的“模拟电压电平”接近地电位，而非虚设存储器单元内部节点的“二进制数字信号转变”。两者检测原理和对象不同。因此，该特征未被公开。 |
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