对比文件名称：2006-03-16_发明申请_US20060055444A1 Clock buffer circuit
目标专利名称：143用于校准差分电路中跨导或增益随工艺或条件变化的方法和设备CN107210716B
本次调用模型名称：GPT-4
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：校准电路，包括运算跨导放大器和运算放大器，并且所述校准电路被配置用于产生参考信号《隐含公开》** | [0031] “FIG. 4 is a circuit diagram showing a configuration of the bias circuit 6 in a first embodiment of the present invention. The output of a band-gap reference voltage source 23 is connected to the positive-phase input terminal of an operational amplifier 24. The output of the operational amplifier 24 is connected to the gate electrodes of NMOS transistors MN31 and MN32 for performing voltage-to-current conversion.” | 对比文件公开了一个“bias circuit 6”（偏置电路6），其包含一个运算放大器（operational amplifier 24）和用于电压-电流转换的NMOS晶体管MN31和MN32构成的差动对。根据本领域技术人员的知识，由差动输入晶体管（MN31、MN32）、有源负载（MP36、MP39等）和尾电流源（由运算放大器24的输出控制）组成的电路本质上是一个运算跨导放大器（OTA），其功能是将输入电压差转换为输出电流差。因此，对比文件的偏置电路6包括了OTA（由MN31、MN32等构成）和运算放大器24，并且被配置用于产生偏置电压Vbias（即参考信号）。虽然对比文件未明确使用“运算跨导放大器（OTA）”这一术语，但其电路结构与本领域公知的OTA结构一致，功能相同。因此，该技术特征被对比文件隐含公开。 |
| **B：以及至少一个差分电路，均被配置用于基于所述参考信号以相对于工艺或条件变化的经校准的跨导而操作，《隐含公开》** | [0027] “Referring to FIG. 3, this embodiment is constituted from NMOS transistors MN1 and MN2 forming a differential stage, ... an NMOS transistor MN3 which is connected between the source electrodes of the NMOS transistor MN1 and MN2 and a VSS power supply and becomes a constant current source, and a bias circuit 6 for providing a bias voltage Vbias to the gate electrode of the NMOS transistor MN3. Specifically, the bias circuit 6 and the NMOS transistor MN3 supply a constant current to the differential pair according to a variation of the load resistances R1 and R2.” | 对比文件公开了至少一个差分电路（图3所示的时钟缓冲器电路），其包括由MN1和MN2构成的差分级。该差分电路基于偏置电路6提供的偏置电压Vbias（即参考信号）进行操作。偏置电路6的目的是通过控制流经MN3的尾电流Ib，使得时钟缓冲器电路的电压增益Av相对于负载电阻R1、R2的变化保持恒定（见[0028]和[0030]）。如目标专利说明书[0025]段所述，差分电路的跨导（gm）与其尾电流直接相关（gm ∝ √Ib）。为了使增益Av (= gm * R0) 恒定，当负载电阻R0变化时，必须调整尾电流Ib以补偿gm的变化。对比文件[0030]段明确指出，通过使偏置电流Ib与负载电阻值R0的平方成反比地变化，可以保持增益Av恒定。这意味着差分电路的跨导（gm）被“校准”以补偿工艺/条件（此处具体指负载电阻）的变化，从而实现恒定的增益。因此，对比文件的差分电路被配置为基于参考信号Vbias，以相对于负载电阻变化的、经校准（调整）的跨导进行操作。该技术特征被隐含公开。 |
| **C：其中所述校准电路被进一步配置为独立于所述至少一个差分电路产生所述参考信号《直接公开》** | [0031] “FIG. 4 is a circuit diagram showing a configuration of the bias circuit 6...” [0027] “...a bias circuit 6 for providing a bias voltage Vbias to the gate electrode of the NMOS transistor MN3.” | 对比文件图4详细描绘了偏置电路6的具体结构。该电路包含带隙基准电压源23、运算放大器24、内部电阻25、外部参考电阻26以及多个电流镜晶体管。该电路生成偏置电压Vbias的过程完全依赖于其自身的组件（23, 24, 25, 26等）和反馈环路，没有从图3所示的时钟缓冲器差分电路接收任何反馈信号。偏置电路6是一个独立的模块，其产生Vbias后提供给差分电路使用。这完全符合目标专利中“独立于所述至少一个差分电路产生所述参考信号”的含义。因此，该技术特征被对比文件直接公开。 |
| **D：所述运算放大器被配置用于将基于所述运算跨导放大器的输出的电压与独立于所述运算跨导放大器的第二参考电压进行比较《未公开》** | [0031] “The output of a band-gap reference voltage source 23 is connected to the positive-phase input terminal of an operational amplifier 24. The output of the operational amplifier 24 is connected to the gate electrodes of NMOS transistors MN31 and MN32 for performing voltage-to-current conversion.” | 目标专利中，运算放大器220将基于OTA 210输出的电压V1（由电流I1流经电阻Rc产生）与第二参考电压V0进行比较。在对比文件中，运算放大器24的正相输入端连接至带隙基准电压源23的输出（一个恒定的参考电压），其反相输入端连接至NMOS晶体管MN31的源极，该点电压受内部电阻25上的压降影响。运算放大器24比较的是带隙参考电压和内部电阻25上的电压（该电压由流过MN31的电流I31产生，而I31受运算放大器输出控制）。这里并不存在一个“基于运算跨导放大器输出的电压”。对比文件中的“电压-电流转换”部分（MN31, MN32）可以被视为OTA，但其输出电流（I31, I32）被电流镜复制和合成后，用于控制一个晶体管MN35的栅极电压（即Vbias），并没有被转换为一个电压后再与另一个独立的参考电压进行比较。运算放大器24的比较对象是带隙电压和OTA中一个支路的源极电压，这不同于目标专利中比较“基于OTA输出的电压”和“独立于OTA的第二参考电压”的结构。因此，该技术特征未被公开。 |
| **E：以及所述参考信号是基于所述比较的。《隐含公开》** | [0036] “The source electrode of the NMOS transistor MN31 is connected to the inverting input terminal of the operational amplifier 24. ... For this reason, when the output voltage of the band-gap reference voltage source 23 is indicated by VBGRand the resistance value of the internal resistor 25 is indicated by RINT, a current I31 that flows through the NMOS transistor MN31 is determined as follows: I31=VBGR/RINT (6)” | 在对比文件中，运算放大器24将其正相输入端的带隙电压VBGR与其反相输入端的电压（即MN31源极电压，等于I31 * RINT）进行比较。通过其负反馈作用，运算放大器24的输出（即偏置电压Vbias）被调节，使得反相输入端电压等于正相输入端的VBGR，从而强制电流I31 = VBGR / RINT。因此，参考信号Vbias是基于运算放大器24所进行的比较（即VBGR与I31*RINT的比较）而产生的。虽然比较的具体电压对象与目标专利不同，但“参考信号基于运算放大器的比较而产生”这一核心功能是相同的。因此，该技术特征被隐含公开。 |
| **F：其中，所述至少一个差分电路中的每个差分电路包括晶体管的差分配对，以及其中所述至少一个差分电路中的每个差分电路被进一步配置为基于所述参考信号针对其相应的晶体管的差分配对产生尾电流。《直接公开》** | [0027] “Referring to FIG. 3, this embodiment is constituted from NMOS transistors MN1 and MN2 forming a differential stage, ... an NMOS transistor MN3 which is connected between the source electrodes of the NMOS transistor MN1 and MN2 and a VSS power supply and becomes a constant current source, and a bias circuit 6 for providing a bias voltage Vbias to the gate electrode of the NMOS transistor MN3.” | 对比文件图3明确公开了差分电路（时钟缓冲器）包括由NMOS晶体管MN1和MN2组成的差分配对。该差分电路还包括NMOS晶体管MN3，其作为恒流源，连接在差分配对的源极和VSS电源之间，用于为差分配对提供尾电流（操作电流）。偏置电路6提供的偏置电压Vbias施加到MN3的栅极，从而控制MN3产生的尾电流Ib的大小。这完全对应于目标专利中“基于所述参考信号针对其相应的晶体管的差分配对产生尾电流”的技术特征。因此，该技术特征被对比文件直接公开。 |
| **G：其中，所述校准电路被进一步配置为反馈所述参考信号并且基于所述反馈而调节所述参考信号。《直接公开》** | [0031] “The output of the operational amplifier 24 is connected to the gate electrodes of NMOS transistors MN31 and MN32... The source electrode of the NMOS transistor MN31 is connected to the inverting input terminal of the operational amplifier 24.” | 对比文件图4中，运算放大器24的输出（即参考信号/偏置电压Vbias）被连接到NMOS晶体管MN31和MN32的栅极。同时，MN31的源极（其电压受Vbias和电流I31影响）被连接回运算放大器24的反相输入端。这形成了一个负反馈环路：运算放大器的输出Vbias控制MN31的栅极，MN31的源极电压作为反馈信号送回运算放大器的输入端，运算放大器根据该反馈信号与正相输入端参考电压VBGR的比较结果来调节其输出Vbias。因此，校准电路（偏置电路6）明确配置为反馈参考信号（Vbias的作用效果）并基于该反馈调节参考信号本身。该技术特征被直接公开。 |
| **H：其中，所述校准电路被进一步配置为基于第一参考电流和第二参考电流产生所述参考信号。《隐含公开》** | [0037] “Likewise, the voltage-to-current conversion is performed by the NMOS transistor MN32 and the external reference resistor 26 connected through the external resistance terminal 27. When the resistance value of the external reference resistor 26 is indicated by REXT, a current I32 that has undergone the voltage-to-current conversion is determined by: I32=VBGR/REXT (7)” [0040] “The current value of a current Io that flows through the drain electrode of the NMOS transistor MN35 connected to the constant current source transistor MN34 becomes as follows: Io=2*I31−I32 (8)” | 对比文件中，校准电路（偏置电路6）基于两个电流产生最终的输出电流Io，该Io用于生成偏置电压Vbias（参考信号）。这两个电流分别是：第一参考电流I31（由带隙电压VBGR和内部电阻RINT决定，见公式(6)）和第二参考电流I32（由带隙电压VBGR和外部电阻REXT决定，见公式(7)）。输出电流Io是I31和I32的加权差（Io=2*I31 - I32，公式(8)）。虽然Vbias是运算放大器24的输出，但其值由整个反馈环路决定，该环路的核心是强制I31 = VBGR/RINT，而I32作为另一个输入参与电流合成以产生Io。因此，参考信号Vbias的产生本质上是基于第一参考电流I31和第二参考电流I32的。该技术特征被隐含公开。 |
| **I：其中，所述运算跨导放大器被配置用于基于所述反馈产生尾电流。《隐含公开》** | [0031] “The output of the operational amplifier 24 is connected to the gate electrodes of NMOS transistors MN31 and MN32 for performing voltage-to-current conversion.” [0036] “For this reason, ... a current I31 that flows through the NMOS transistor MN31 is determined as follows: I31=VBGR/RINT (6)” | 如前所述，对比文件中由MN31、MN32等构成的电路可被视为OTA。该OTA的尾电流由连接到其差分管MN31、MN32源极的电流源（在图中未明确画出，但由运算放大器24的输出Vbias控制MN31和MN32的栅极，以及连接到VSS的电阻25/26所构成的通路）提供。具体而言，运算放大器24的输出Vbias（即参考信号，也是反馈信号）施加到MN31和MN32的栅极，从而控制流经MN31和MN32的电流I31和I32。I31和I32可以被视为该OTA的两个支路电流，它们的总和（或相关）构成了该OTA的尾电流。因此，该OTA基于反馈信号Vbias产生了其尾电流（具体表现为I31和I32）。该技术特征被隐含公开。 |
| **J：其中，所述校准电路进一步包括被配置用于将参考电流转换为参考电压的电路，以及其中所述运算跨导放大器被进一步配置为基于所述参考电压产生输出。《未公开》** | 无对应内容。 | 目标专利中，校准电路包括一个将参考电流IP转换为参考电压VIN的电路（电阻Rb，见[0030]段），然后运算跨导放大器（OTA 210）基于该参考电压VIN产生输出电流I21和I22。在对比文件中，情况正好相反。其校准电路接收的是一个参考电压（带隙电压VBGR），然后通过运算放大器24和晶体管MN31、电阻25将**电压转换为电流**I31（见[0036]段），即执行的是电压-电流转换，而非电流-电压转换。对比文件的OTA（由MN31、MN32等构成）的输入是运算放大器24的输出电压Vbias，而不是一个由独立参考电流转换而来的“参考电压”。因此，对比文件没有公开“将参考电流转换为参考电压的电路”，也没有公开“运算跨导放大器基于所述参考电压产生输出”这一具体信号路径。该技术特征未被公开。 |
| **K：其中，所述校准电路被进一步配置为相对于所述工艺或条件变化保持所述参考电压恒定。《未公开》** | [0031] “The output of a band-gap reference voltage source 23 is connected to the positive-phase input terminal of an operational amplifier 24.” | 目标专利中，通过特定的电路设计（使用带隙电压和匹配的片上电阻），校准电路能够产生并保持一个相对于工艺/条件（PVT）变化恒定的参考电压VIN（见[0034]-[0035]段）。在对比文件中，虽然带隙电压VBGR本身是恒定的，但运算放大器24反相输入端的电压（即MN31源极电压）被强制等于VBGR，这个电压是恒定的。然而，这个恒定的电压是**输入条件**（由带隙源23提供），而不是校准电路内部产生并需要保持恒定的一个**中间参考电压**。对比文件的校准电路的核心功能是产生一个随内部电阻RINT变化而调整的偏置电流/电压（Vbias），以补偿负载电阻的变化，而不是保持某个内部参考电压恒定。目标专利中“保持参考电压恒定”是为了确保OTA输入信号的稳定性，而对比文件中没有这个设计目的或相应的电路描述。因此，该技术特征未被公开。 |
| **L：其中，所述第二参考电压是基于第二参考电流的，以及其中所述第二参考电流相对于所述工艺或条件变化是恒定的。《未公开》** | [0037] “Likewise, the voltage-to-current conversion is performed by the NMOS transistor MN32 and the external reference resistor 26 connected through the external resistance terminal 27. When the resistance value of the external reference resistor 26 is indicated by REXT, a current I32 that has undergone the voltage-to-current conversion is determined by: I32=VBGR/REXT (7)” | 目标专利中，第二参考电压V0是基于第二参考电流I0的，并且I0相对于PVT变化是恒定的（见[0059]段）。在对比文件中，存在第二参考电流I32，它由恒定的带隙电压VBGR和外部参考电阻REXT决定（I32=VBGR/REXT）。如果外部电阻REXT是精密的、不随芯片工艺变化的电阻，那么I32可以是恒定的。然而，对比文件并未明确声明I32是“相对于工艺或条件变化恒定的”。更重要的是，目标专利中的“第二参考电压”V0是一个用于与基于OTA输出的电压V1进行比较的电压。在对比文件中，与运算放大器24输出进行比较的“第二参考电压”是带隙电压VBGR，而VBGR是基于带隙基准源产生的电压，**不是**基于电流I32产生的。I32在对比文件中是用于与I31进行电流合成以产生Io的，并不直接用于产生一个与运算放大器输入端进行比较的“第二参考电压”。因此，无论是“第二参考电压基于第二参考电流”的关系，还是该第二参考电流“恒定”的属性，均未在对比文件中被公开。 |
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